JPS60187046A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60187046A JPS60187046A JP59042617A JP4261784A JPS60187046A JP S60187046 A JPS60187046 A JP S60187046A JP 59042617 A JP59042617 A JP 59042617A JP 4261784 A JP4261784 A JP 4261784A JP S60187046 A JPS60187046 A JP S60187046A
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は、半導体装置に係り、特に、半導体チップを搭
載するビングリッドアレイ型セラミックパッケージにお
ける外部導出リード端子の導出構造およびその製造方法
に関す。
載するビングリッドアレイ型セラミックパッケージにお
ける外部導出リード端子の導出構造およびその製造方法
に関す。
（ｂｌ 技術の背景
最近の半導体装置は、半導体チップのパッシベーション
技術が向上してモールドパッケージのものが多いが、高
信顛度を必要としたり特殊環境下で使用されるものにつ
いては、依然としてメタルパッケージやセラミックパッ
ケージなどを用いて気密封止したものが重用な地位を占
めている。中でも、集積度が高く大形電子計算機などに
使用される半導体装置は、導出する端子数が多いことや
半導体チップからの導線長を短くすることもあって、角
形にしその周辺から端子を導出したセラミックパッケー
ジが主流をなしている。４本発明に係る半導体装置に使
用するピングリッドアレイ型セラミックパッケージは、
リード端子をマトリックス状に配列して角形パッケージ
本体の底面から略垂直に導出したパッケージであって、
半導体チップの高集積化に伴い、該パッケージの小型化
ないしリード端子数の増大化が望まれている。
技術が向上してモールドパッケージのものが多いが、高
信顛度を必要としたり特殊環境下で使用されるものにつ
いては、依然としてメタルパッケージやセラミックパッ
ケージなどを用いて気密封止したものが重用な地位を占
めている。中でも、集積度が高く大形電子計算機などに
使用される半導体装置は、導出する端子数が多いことや
半導体チップからの導線長を短くすることもあって、角
形にしその周辺から端子を導出したセラミックパッケー
ジが主流をなしている。４本発明に係る半導体装置に使
用するピングリッドアレイ型セラミックパッケージは、
リード端子をマトリックス状に配列して角形パッケージ
本体の底面から略垂直に導出したパッケージであって、
半導体チップの高集積化に伴い、該パッケージの小型化
ないしリード端子数の増大化が望まれている。
（Ｃ） 従来技術と問題点
第１図は従来のビングリッドアレイ型セラミックパッケ
ージを使用した半導体装置の一例の側面図（ａ）とその
構造を示す側断面図（ｂ） （Ｃ１で、１は絶縁基体、
１１〜１３は絶縁層、２ａ、２ｂは配線、３はスルーホ
ール、４は端子座、５はリード端子、６は固定材、７は
蓋、Ａは半導体チップ、Ｂはワイヤ、ｐｌは端子ピンチ
をそれぞれ示す。
ージを使用した半導体装置の一例の側面図（ａ）とその
構造を示す側断面図（ｂ） （Ｃ１で、１は絶縁基体、
１１〜１３は絶縁層、２ａ、２ｂは配線、３はスルーホ
ール、４は端子座、５はリード端子、６は固定材、７は
蓋、Ａは半導体チップ、Ｂはワイヤ、ｐｌは端子ピンチ
をそれぞれ示す。
図（ａ）図示の半導体装置におけるパンケージの構造は
凡そつぎの通りである。即ち、図（ｂ１図示において、
セラミックの絶縁基体ｌは、半導体チップＡの底面を接
地導出する配線２ａとＡの回路を導出する複数の配線２
ｂとが設けられ、個々の配線２ａ、２ｂはそれぞれ個別
に、スルーホール３を介して、絶縁基体１の底面周辺に
おけるリード端子５の導出位置に配置された導電性の端
子座４に接続されてなっている。この部分の詳細は図（
ｃ）図示のようであり、端子座４には、例えばコバール
や４２合金（４２％ニッケルー鉄）などからなる線状の
リード端子５が、絶縁基体１の底面に対し略垂直に導出
するように、例えば銀鑞など導電性の固定材６で固定さ
れ、そして、露出している導体部分に例えば金などのめ
っきが施されている。
凡そつぎの通りである。即ち、図（ｂ１図示において、
セラミックの絶縁基体ｌは、半導体チップＡの底面を接
地導出する配線２ａとＡの回路を導出する複数の配線２
ｂとが設けられ、個々の配線２ａ、２ｂはそれぞれ個別
に、スルーホール３を介して、絶縁基体１の底面周辺に
おけるリード端子５の導出位置に配置された導電性の端
子座４に接続されてなっている。この部分の詳細は図（
ｃ）図示のようであり、端子座４には、例えばコバール
や４２合金（４２％ニッケルー鉄）などからなる線状の
リード端子５が、絶縁基体１の底面に対し略垂直に導出
するように、例えば銀鑞など導電性の固定材６で固定さ
れ、そして、露出している導体部分に例えば金などのめ
っきが施されている。
ここで、絶縁基体１は、最初は三層の絶縁層１１〜１３
に分けられたグリーンシートで、１１には配線２ａと端
子座４とを、また１２には配線２ｂを導電性物質である
例えばタングステンペーストなどで印刷し、スルーホー
ル３の位置に明けられた孔に同様な導電性物質を充填し
た後、積層焼成一体化して作られている。
に分けられたグリーンシートで、１１には配線２ａと端
子座４とを、また１２には配線２ｂを導電性物質である
例えばタングステンペーストなどで印刷し、スルーホー
ル３の位置に明けられた孔に同様な導電性物質を充填し
た後、積層焼成一体化して作られている。
半導体装置の構成は、このパッケージに半導体チップＡ
をグイボンディングにより固定し、配線２ｂの端部と半
導体チップＡ表面の端子とをワイヤボンディングにより
ワイヤＢで接続し、蓋７を被せシールしてなっている。
をグイボンディングにより固定し、配線２ｂの端部と半
導体チップＡ表面の端子とをワイヤボンディングにより
ワイヤＢで接続し、蓋７を被せシールしてなっている。
この半導体装置を実装する場合は、例えばプリント配線
基板などの接続ランドにある孔に端子５を挿入し、通常
はんだで固定接続する。このため、パッケージにおいて
は、絶縁基体１に対するリード端子５の固着強度が充分
に大きいことが必要である。
基板などの接続ランドにある孔に端子５を挿入し、通常
はんだで固定接続する。このため、パッケージにおいて
は、絶縁基体１に対するリード端子５の固着強度が充分
に大きいことが必要である。
リード端子５は端子座４に固定されているため、端子座
４には成る程度の大きさが必要になり、相隣るリード端
子５の間隔即ち端子ピンチを小さくすることは、端子座
４の大きさによって制約される。
４には成る程度の大きさが必要になり、相隣るリード端
子５の間隔即ち端子ピンチを小さくすることは、端子座
４の大きさによって制約される。
従ってこの構成でなるパッケージを使用した半導体装置
においては、端子ピッチｐｌは通常１００ミル（２，５
４ｍｍ）であるが、上記事情によりこの端子ピッチｐ１
を極端に小さくすることが困難で、半導体チップの集積
度向上に伴って望まれる小型化ないしリード端子数の増
大化が制限される欠点を有する。
においては、端子ピッチｐｌは通常１００ミル（２，５
４ｍｍ）であるが、上記事情によりこの端子ピッチｐ１
を極端に小さくすることが困難で、半導体チップの集積
度向上に伴って望まれる小型化ないしリード端子数の増
大化が制限される欠点を有する。
ｌｄｌ 発明の目的
本発明の目的は上記従来の欠点に鑑み、ビングリッドア
レイ型セラミックパッケージの相隣るリード端子の間隔
を小さくすることが可能な構造を有する半導体装置およ
びその製造方法を提供するにある。
レイ型セラミックパッケージの相隣るリード端子の間隔
を小さくすることが可能な構造を有する半導体装置およ
びその製造方法を提供するにある。
ｔｅ＋ 発明の構成
上記目的は、半導体チップを搭載するパッケージの絶縁
基体がセラミックであって、該基体から外部に導出する
り一ド端子が該セラミック基体の焼成に耐えうる金属か
らなり、その一部が該基体内に植え込まれていることを
特徴とする半導体装置によって、また、半導体デツプを
搭載するパッケージのセラミック基体の焼成に先立ち、
該基体の内部配線に繋げて該基体に穿った孔に導電性物
質を充填すると共にリード端子の一部を挿入し、しかる
後、該基体を該導電性物質と共に焼成する工程を有する
ことを特徴とする半導体装置の製造方法によって達成さ
れる。
基体がセラミックであって、該基体から外部に導出する
り一ド端子が該セラミック基体の焼成に耐えうる金属か
らなり、その一部が該基体内に植え込まれていることを
特徴とする半導体装置によって、また、半導体デツプを
搭載するパッケージのセラミック基体の焼成に先立ち、
該基体の内部配線に繋げて該基体に穿った孔に導電性物
質を充填すると共にリード端子の一部を挿入し、しかる
後、該基体を該導電性物質と共に焼成する工程を有する
ことを特徴とする半導体装置の製造方法によって達成さ
れる。
前記リード端子は、その一部が前記基体内に植え込まれ
ているため、該基体比対して充分な固着強度を有し、然
も、従来例における端子座を必要としないので、相隣る
該リード端子の間隔を極めて小さくすることが可能であ
る。
ているため、該基体比対して充分な固着強度を有し、然
も、従来例における端子座を必要としないので、相隣る
該リード端子の間隔を極めて小さくすることが可能であ
る。
（ｆｌ 発明の実施例
以下本発明の実施例を図により説明する。全図を通じ同
一符号は同一対象物を示す。
一符号は同一対象物を示す。
第２図は本発明の構造によるビングリッドアレイ型セラ
ミックパッケージを使用した半導体装置の一実施例の側
面図（ａ）とその構造を示す側断面図（ｂ） （Ｃ）で
、１ａは絶縁基体、５ａはリード端子、ｐｌは端子ピッ
チをそれぞれ示す。
ミックパッケージを使用した半導体装置の一実施例の側
面図（ａ）とその構造を示す側断面図（ｂ） （Ｃ）で
、１ａは絶縁基体、５ａはリード端子、ｐｌは端子ピッ
チをそれぞれ示す。
図（ａ１図示の半導体装置におけるパッケージの構造は
第１図図示のパッケージと略同様で、その相違点はリー
ド端子の材料と固定方法にある。即ち、図Ｔｂ）図示に
おいて、セラミックの絶縁基体１ａは、半導体チップＡ
の底面を接地導出する配線２ａとＡの回路を導出する複
数の配線２ｂが設けられ、個々の配線２ａ、 ２ｂはそ
れぞれ個別に、絶縁基体１ａの周辺におけるリード端子
５ａの導出位置に配置されたスルーホール３に接続され
てなっている。この部分の詳細は図（Ｃ）図示のようで
あり、リード端子５ａは、線状の高融点金属例えばタン
グステンからなり、絶縁基体１ａの底面側からスルーホ
ール３に植え込まれて、絶縁基体１ａの底面に対し略垂
直に導出し、そして、露出している導体部分に例えば金
などのめっきが施されている。
第１図図示のパッケージと略同様で、その相違点はリー
ド端子の材料と固定方法にある。即ち、図Ｔｂ）図示に
おいて、セラミックの絶縁基体１ａは、半導体チップＡ
の底面を接地導出する配線２ａとＡの回路を導出する複
数の配線２ｂが設けられ、個々の配線２ａ、 ２ｂはそ
れぞれ個別に、絶縁基体１ａの周辺におけるリード端子
５ａの導出位置に配置されたスルーホール３に接続され
てなっている。この部分の詳細は図（Ｃ）図示のようで
あり、リード端子５ａは、線状の高融点金属例えばタン
グステンからなり、絶縁基体１ａの底面側からスルーホ
ール３に植え込まれて、絶縁基体１ａの底面に対し略垂
直に導出し、そして、露出している導体部分に例えば金
などのめっきが施されている。
ここで、絶縁基体１ａは、第１図図示の絶縁基体１と略
同様に、最初は三層の絶縁層１１〜１３に分けられたグ
リーンシートで、１１には配線２ａを、また１２には配
線２ｂをＳ電性物質である例えばタングステンペースト
などで印刷し、スルーホール３の位置に明けられた孔に
同様な導電性物質を充填した後、積層焼成一体化して作
られるが、該焼成に先立ちスルーホール３にリード端子
５ａを挿入しておき、その状態で焼成することによって
リード端子５ａの固定も同時に行っている。この焼成は
高温（約１５００℃程度）で行われるが、リード端子５
ａは、材料をタングステンにしであるので劣化するこは
ない。
同様に、最初は三層の絶縁層１１〜１３に分けられたグ
リーンシートで、１１には配線２ａを、また１２には配
線２ｂをＳ電性物質である例えばタングステンペースト
などで印刷し、スルーホール３の位置に明けられた孔に
同様な導電性物質を充填した後、積層焼成一体化して作
られるが、該焼成に先立ちスルーホール３にリード端子
５ａを挿入しておき、その状態で焼成することによって
リード端子５ａの固定も同時に行っている。この焼成は
高温（約１５００℃程度）で行われるが、リード端子５
ａは、材料をタングステンにしであるので劣化するこは
ない。
半導体装置の構成は、第１図図示の場合と同様に、この
パフケージに半導体チップＡをグイボンディングにより
固定し、配線２ｂの端部と半導体デツプＡ表面の端子と
をワイヤポンディングによりワイヤＢで接続し、蓋７を
被せシールしてなっている。
パフケージに半導体チップＡをグイボンディングにより
固定し、配線２ｂの端部と半導体デツプＡ表面の端子と
をワイヤポンディングによりワイヤＢで接続し、蓋７を
被せシールしてなっている。
この構成でなるビングリッドアレイ型パフケージを使用
した半導体装置においては、リード端子５ａの太さを０
．２ｆｉにすれば、端子ピッチｐ２を２５ミル（０，６
３５ｍ■）にすることが可能になり、１６０個のリード
端子５ａを絶縁基体１ａの周辺に二列に配列した場合、
絶縁基体１ａの大きさは約１５龍角でよい。因に、前述
のように第１図図示の構成で端子ピッチｐ１が１００ミ
ル（２，５４龍）の場合は、８０個のリード端子５を二
列に配列するのに、絶縁基体ｌの大きさは約３３龍角が
必要であり、仮に、端子ピッチｐ１を５０ミル（１，２
７龍）にしても約１６關角になり、上記に対して、絶縁
基体ｌの大きさは略近くなるがリード端子数は半分に過
ぎない。
した半導体装置においては、リード端子５ａの太さを０
．２ｆｉにすれば、端子ピッチｐ２を２５ミル（０，６
３５ｍ■）にすることが可能になり、１６０個のリード
端子５ａを絶縁基体１ａの周辺に二列に配列した場合、
絶縁基体１ａの大きさは約１５龍角でよい。因に、前述
のように第１図図示の構成で端子ピッチｐ１が１００ミ
ル（２，５４龍）の場合は、８０個のリード端子５を二
列に配列するのに、絶縁基体ｌの大きさは約３３龍角が
必要であり、仮に、端子ピッチｐ１を５０ミル（１，２
７龍）にしても約１６關角になり、上記に対して、絶縁
基体ｌの大きさは略近くなるがリード端子数は半分に過
ぎない。
然も、リード端子５ａの固定は、前記焼成において同時
に行うので、製造行程が従来より単純化する利点もある
。
に行うので、製造行程が従来より単純化する利点もある
。
（ｇ） 発明の効果
以上に説明したように、本発明による構成によれば、ピ
ングリッドアレイ型セラミックパッケージの相隣るリー
ド端子の間隔を小さくすることが可能な構造を有する半
導体装置およびその製造方法を提供することが出来て、
半導体チップの高集積化に伴って望まれる小型化ないし
リード端子数の増大化を可能にさせ、然も、該パッケー
ジの製造行程を単純化させる効果がある。
ングリッドアレイ型セラミックパッケージの相隣るリー
ド端子の間隔を小さくすることが可能な構造を有する半
導体装置およびその製造方法を提供することが出来て、
半導体チップの高集積化に伴って望まれる小型化ないし
リード端子数の増大化を可能にさせ、然も、該パッケー
ジの製造行程を単純化させる効果がある。
第１図は従来のピングリッドアレイ型セラミックパッケ
ージを使用した半導体装置の一例の側面図（ａ）とその
構造を示す側断面図（ｂｌ ｔｃ＋、第２図は本発明の
構造によるビングリッドアレイ型セラミックパッケージ
を使用した半導体装置の一実施例の側面図（ａ）とその
構造を示ず側断面図（ｂｌ ｔｃ＋である。 図面において、１、ｌａは絶縁基体、１１〜１３は絶縁
層、２ａ、２ｂは配線、３はスルーホール、４は端子座
、５．５ａはリード端子、６は固定材、７は蓋、Ａは半
導体チップ、Ｂはワイヤ、ｐｌ、ｐｌは端子ピッチをそ
れぞれ示す。 革／図 ７ 草Ｚ図
ージを使用した半導体装置の一例の側面図（ａ）とその
構造を示す側断面図（ｂｌ ｔｃ＋、第２図は本発明の
構造によるビングリッドアレイ型セラミックパッケージ
を使用した半導体装置の一実施例の側面図（ａ）とその
構造を示ず側断面図（ｂｌ ｔｃ＋である。 図面において、１、ｌａは絶縁基体、１１〜１３は絶縁
層、２ａ、２ｂは配線、３はスルーホール、４は端子座
、５．５ａはリード端子、６は固定材、７は蓋、Ａは半
導体チップ、Ｂはワイヤ、ｐｌ、ｐｌは端子ピッチをそ
れぞれ示す。 革／図 ７ 草Ｚ図
Claims (2)
- （１）半導体チップを搭載するパッケージの絶縁基体が
セラミックであって、該基体から外部に導出するリード
端子が該セラミック基体の焼成に耐えうる金属からなり
、その一部が該基体内に植え込まれていることを特徴と
する半導体装置。 - （２） 半導体チップを搭載するパンケージのセラミッ
ク基体の焼成に先立ち、該基体の内部配線に繋げて該基
体に穿った孔に導電性物質を充填すると共にリード端子
の一部を挿入し、しかる後、該基体を該導電性物質と共
に焼成する工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042617A JPS60187046A (ja) | 1984-03-06 | 1984-03-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042617A JPS60187046A (ja) | 1984-03-06 | 1984-03-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187046A true JPS60187046A (ja) | 1985-09-24 |
Family
ID=12640977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042617A Pending JPS60187046A (ja) | 1984-03-06 | 1984-03-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289851U (ja) * | 1988-12-28 | 1990-07-17 | ||
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| EP2516321B1 (de) * | 2010-12-02 | 2019-03-06 | Micro-Epsilon Messtechnik GmbH & Co. KG | Sensor mit einem vorzugsweise mehrschichtigen keramiksubstrat und verfahren zu dessen herstellung |
-
1984
- 1984-03-06 JP JP59042617A patent/JPS60187046A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| JPH0289851U (ja) * | 1988-12-28 | 1990-07-17 | ||
| EP2516321B1 (de) * | 2010-12-02 | 2019-03-06 | Micro-Epsilon Messtechnik GmbH & Co. KG | Sensor mit einem vorzugsweise mehrschichtigen keramiksubstrat und verfahren zu dessen herstellung |
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