JPS6037820A - 論理ｌｓｉにおける入出力回路 - Google Patents
論理ｌｓｉにおける入出力回路Info
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- JPS6037820A JPS6037820A JP58144975A JP14497583A JPS6037820A JP S6037820 A JPS6037820 A JP S6037820A JP 58144975 A JP58144975 A JP 58144975A JP 14497583 A JP14497583 A JP 14497583A JP S6037820 A JPS6037820 A JP S6037820A
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- Japan
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- circuit
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- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、論理ＬＳＩにおける入出力回路に関し、特
に複数個のゲート回路がマスクスライスによって構成さ
れて所望の論理動作が行なわれるようにされたゲートア
レイに適した入出力回路に関する。
に複数個のゲート回路がマスクスライスによって構成さ
れて所望の論理動作が行なわれるようにされたゲートア
レイに適した入出力回路に関する。
論理ＬＳＩでは、入力バッファ回路の他にシュミット回
路が必要とされることがある。そのため、マスタスライ
ス法によって構成されるゲートアレイにおいては、必要
に応じて、入力バッファ回路とシーミツト回路のいずれ
の回路をも選択できるようにするため、複数個の入力バ
ッファ回路の他に、同じＤのシーミント回路を予め同一
チノフ上に形成しておく場合がある。
路が必要とされることがある。そのため、マスタスライ
ス法によって構成されるゲートアレイにおいては、必要
に応じて、入力バッファ回路とシーミツト回路のいずれ
の回路をも選択できるようにするため、複数個の入力バ
ッファ回路の他に、同じＤのシーミント回路を予め同一
チノフ上に形成しておく場合がある。
従来、例えば、０Ｍ０８ＬＳＩにおけろ入力バッファ回
路およびシュミット回路としては、一般に、第１図およ
び第２図に示すような構成にされて（また。
路およびシュミット回路としては、一般に、第１図およ
び第２図に示すような構成にされて（また。
図面からも分かるように、入力バッファ回路とシーミン
ト回路はそれぞれ４個と５個の素子（ＭＱＳＦＥＴ）か
ら構成される装置 そのため、予め同一チップ上に入力バッファ回路とシー
ミント回路とを形成し、ておいて、配線時に一方の回路
を選択して接続するようにした場合、使用されない方の
回路がむだになる。つまり、所望の入力回路を得るのに
最低必蚤な素子数の約２倍の数の素子が予めチップ上に
形成されるので、面積効率が悪く、数十、数百という入
力回路を必要とする場合には、これによってチップサイ
ズがかなり大きくされてしまうという問題点があった。
ト回路はそれぞれ４個と５個の素子（ＭＱＳＦＥＴ）か
ら構成される装置 そのため、予め同一チップ上に入力バッファ回路とシー
ミント回路とを形成し、ておいて、配線時に一方の回路
を選択して接続するようにした場合、使用されない方の
回路がむだになる。つまり、所望の入力回路を得るのに
最低必蚤な素子数の約２倍の数の素子が予めチップ上に
形成されるので、面積効率が悪く、数十、数百という入
力回路を必要とする場合には、これによってチップサイ
ズがかなり大きくされてしまうという問題点があった。
そこで、この発明は、同一の素子群を配線をかえるだけ
で入力バッファ回路またはシミツト回路に構成できるよ
うにしておくことによって、入力バッファ回路とシーミ
ント回路とで互いに一部の素子を共用し、これにより、
入力回路を構成するのに必要な素子数および占有面積を
減少させ、チップサイズを縮減できるようＫｊろことを
目的とする。
で入力バッファ回路またはシミツト回路に構成できるよ
うにしておくことによって、入力バッファ回路とシーミ
ント回路とで互いに一部の素子を共用し、これにより、
入力回路を構成するのに必要な素子数および占有面積を
減少させ、チップサイズを縮減できるようＫｊろことを
目的とする。
また、この発明は、回路を構成する特定の素子の寸法そ
のものを小さくさせることができ、これによって、更に
占有面積を減少させることができるようにすることを目
的とする。
のものを小さくさせることができ、これによって、更に
占有面積を減少させることができるようにすることを目
的とする。
以下図面を用いてこの発明を説明する。
第３図は本発明をＣＭＯＳゲートアレイの入力用回路に
適用した場合の一実施例を示す。
適用した場合の一実施例を示す。
図において、Ｐチャンネル型ＭＯ８ＦＥＴＱ、。
ＱａおよびＮチャンネル型ＭＯ８ＦＥＴＱ２は初段の０
Ｍ０Ｓインバータ１を構成するためのＰチャンネル型Ｍ
Ｏ８ＦＥＴとＮチャンネル型ＭＯ８ＦＥＴである。Ｑａ
はシーミント回路を構成する場合に、−上記ＭＯ８ＦＥ
ＴＱ、とともに初段のインバータ１を構成するためのＰ
チャンネル型ＭＯ８ＦＥＴである。
Ｍ０Ｓインバータ１を構成するためのＰチャンネル型Ｍ
Ｏ８ＦＥＴとＮチャンネル型ＭＯ８ＦＥＴである。Ｑａ
はシーミント回路を構成する場合に、−上記ＭＯ８ＦＥ
ＴＱ、とともに初段のインバータ１を構成するためのＰ
チャンネル型ＭＯ８ＦＥＴである。
上記ＭＯ８ＦＥＴＱＩ とＱａは、それぞれそのドレイ
ン端子が出力ノードｎｌ？”Ｉ から切り離でれており
、アルミ配線時に選択的に一方が接続されるようにされ
ている。つまり、入力バッファ回路を構成する場合には
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｌのドレイン端子とノー
ドｎｌ が接続され、また、シュミット回路を構成する
場合には、ＭＯ８ＦＥＴＱ。
ン端子が出力ノードｎｌ？”Ｉ から切り離でれており
、アルミ配線時に選択的に一方が接続されるようにされ
ている。つまり、入力バッファ回路を構成する場合には
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｌのドレイン端子とノー
ドｎｌ が接続され、また、シュミット回路を構成する
場合には、ＭＯ８ＦＥＴＱ。
のドレイン端子とノードｎ、′とが接続されるようにさ
れている。従って、ＭＯ８Ｆ’ＥＴＱ、は両回路で共用
されることになる。
れている。従って、ＭＯ８Ｆ’ＥＴＱ、は両回路で共用
されることになる。
また、上記ＭＯ８ＦＥＴＱ、とＱａは、そのＷ／Ｌ比（
ゲート幅とゲート長との比）が、ＭＯ８ＦＥＴＱ、の方
が小さくなるように形成されている。これによって、Ｍ
Ｏ８ＦＥＴＱ３が選択的ＶｃＭＯＳ Ｆ Ｅ Ｔ Ｑｇ
に接欣された場合、そのインバータのロジックシュＶツ
ショールドは、ＭＯ３１ｉ’ＥＴＱ、がＭＯ８ＦＥＴＱ
２に接続されて構成きれるインバータのロジックシュレ
ッショールドよりも低くされるようにされている。した
がってインバータのロジックシュレッショールドをアル
ミ配線によって選択的に設定できる。
ゲート幅とゲート長との比）が、ＭＯ８ＦＥＴＱ、の方
が小さくなるように形成されている。これによって、Ｍ
Ｏ８ＦＥＴＱ３が選択的ＶｃＭＯＳ Ｆ Ｅ Ｔ Ｑｇ
に接欣された場合、そのインバータのロジックシュＶツ
ショールドは、ＭＯ３１ｉ’ＥＴＱ、がＭＯ８ＦＥＴＱ
２に接続されて構成きれるインバータのロジックシュレ
ッショールドよりも低くされるようにされている。した
がってインバータのロジックシュレッショールドをアル
ミ配線によって選択的に設定できる。
次に、Ｐチャンネル型ＭＯ８ＦＥＴＱ４．Ｑ。
およびＮチャンネル型ＭＯ８ＦＥＴＱｓは出力段のイン
バータ２を構成する。これらのＭ ＯＳ Ｆ ＥＴ Ｑ
４− Ｑｓは入力バッファ回路とシュミット回路とで共
用される。
バータ２を構成する。これらのＭ ＯＳ Ｆ ＥＴ Ｑ
４− Ｑｓは入力バッファ回路とシュミット回路とで共
用される。
Ｑ、はシュミット回路を構成する場合に使用される帰還
用ＭＯ８ＦＥＴで、このＭＯ８ＦＥＴＱａのゲート端子
には、上記出力段の出力ノードｎ。
用ＭＯ８ＦＥＴで、このＭＯ８ＦＥＴＱａのゲート端子
には、上記出力段の出力ノードｎ。
が接続されている。そして、このＭＯ８ＦＥＴＱｅのド
レイン端子とノードｎ“、との間は予め切り離ばれてお
り、シュミット回路を構成する場合には、配線時に接続
されるようにされ℃いる。ＭＯ３ＦＥＴＱ６のドレイン
端子がノードｎτに接続されると、入力信号ｖＩｎがロ
ウレベルのとき、出力信号■。ｕｔはロウレベルにされ
てＭＯ３ＦＥＴＱ、がオンされる。また、入力信号Ｖｉ
ｎがハイレベルのときは、出力信号Ｖ。ｕｔもハイレベ
ルにされてＭＯＳ Ｆ Ｅ Ｔ Ｑ、がオフされる。従
って、入力信号ｖｉｎがロウレベルからハイレベルに変
化して、ノードｎｌがハイレベルからロウレベルに変化
される場合、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａは、ロウレ
ベルからハイレベルに変化されるノードｎ、の電位によ
り℃、オンからオフへ切り換えられる。その結果、ＭＯ
８Ｆ Ｅ Ｔ ＱａのＷ／Ｌ比とＭＯ８ＦＥＴＱ、のＷ
／Ｌ比の和がＭＯ８ＦＥＴＱ、のＷ／Ｌ比より大きくな
るようにしておけば、シュミット回路における入力信号
Ｖｉｎがロウレベルからハイレベルに変化するときのロ
ジックシュレッショールトハ入力信号Ｖ１ｎがハイレベ
ルからロウレベルに変化するときのロジソクシュレッシ
ョールドよりも高くなるようにされる。
レイン端子とノードｎ“、との間は予め切り離ばれてお
り、シュミット回路を構成する場合には、配線時に接続
されるようにされ℃いる。ＭＯ３ＦＥＴＱ６のドレイン
端子がノードｎτに接続されると、入力信号ｖＩｎがロ
ウレベルのとき、出力信号■。ｕｔはロウレベルにされ
てＭＯ３ＦＥＴＱ、がオンされる。また、入力信号Ｖｉ
ｎがハイレベルのときは、出力信号Ｖ。ｕｔもハイレベ
ルにされてＭＯＳ Ｆ Ｅ Ｔ Ｑ、がオフされる。従
って、入力信号ｖｉｎがロウレベルからハイレベルに変
化して、ノードｎｌがハイレベルからロウレベルに変化
される場合、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａは、ロウレ
ベルからハイレベルに変化されるノードｎ、の電位によ
り℃、オンからオフへ切り換えられる。その結果、ＭＯ
８Ｆ Ｅ Ｔ ＱａのＷ／Ｌ比とＭＯ８ＦＥＴＱ、のＷ
／Ｌ比の和がＭＯ８ＦＥＴＱ、のＷ／Ｌ比より大きくな
るようにしておけば、シュミット回路における入力信号
Ｖｉｎがロウレベルからハイレベルに変化するときのロ
ジックシュレッショールトハ入力信号Ｖ１ｎがハイレベ
ルからロウレベルに変化するときのロジソクシュレッシ
ョールドよりも高くなるようにされる。
つまり、上記実施例においては、ＭＯ８ＰＥＴＱ１のド
レインをノードｎ、に接続嘔せて入力バッファ回路を構
成した場合の回路の入出力特性は、第４図の実ＭＡのよ
うになる。これに対し、ＭＯ８Ｆ Ｅ Ｔ Ｑｓのドレ
インをノードｎ′Ｉ に、またＭＯＳ Ｆ Ｅ Ｔ Ｑ
、のドレインをノードｎ ｉｆに接続してシュミ７）回
路を構成した場合の回路の入出力特性は、第４図破線Ｂ
、Ｂ’のようにヒステリシスを持つようにされる。
レインをノードｎ、に接続嘔せて入力バッファ回路を構
成した場合の回路の入出力特性は、第４図の実ＭＡのよ
うになる。これに対し、ＭＯ８Ｆ Ｅ Ｔ Ｑｓのドレ
インをノードｎ′Ｉ に、またＭＯＳ Ｆ Ｅ Ｔ Ｑ
、のドレインをノードｎ ｉｆに接続してシュミ７）回
路を構成した場合の回路の入出力特性は、第４図破線Ｂ
、Ｂ’のようにヒステリシスを持つようにされる。
このように、上記実施例においては、入力バッファ回路
とシュミット回路とで３つの素子（ＭＯＳＦＥＴ）Ｑｔ
−Ｑａ −Ｑａを共用しているため、第１図および第
２図のように、全く別個に構成する場合に比べて素子数
が少なくて済み、回路の占有面積も小さくされる。
とシュミット回路とで３つの素子（ＭＯＳＦＥＴ）Ｑｔ
−Ｑａ −Ｑａを共用しているため、第１図および第
２図のように、全く別個に構成する場合に比べて素子数
が少なくて済み、回路の占有面積も小さくされる。
なお、前記第１の実施例においては、初段インバータを
構成するＭＯ８ＰＥＴＱ、と並列にＭＯ８ＰＥＴＱ１１
を設けて、選択的にノードｎｌＫ接続させることにより
、入力信号Ｖｉｎがハイレベルからロウレベルへ変化す
るときのロジックシュレッショールドを、ＭＯ８ＦＥＴ
Ｑ、を選択したシュミット回路の方が低くなるようにさ
せている。
構成するＭＯ８ＰＥＴＱ、と並列にＭＯ８ＰＥＴＱ１１
を設けて、選択的にノードｎｌＫ接続させることにより
、入力信号Ｖｉｎがハイレベルからロウレベルへ変化す
るときのロジックシュレッショールドを、ＭＯ８ＦＥＴ
Ｑ、を選択したシュミット回路の方が低くなるようにさ
せている。
しかし、単にシュミット回路がヒステリシスを持てばよ
いような場合には、ＭＯ８ＦＥＴＱｓは必ずしも必要で
はなく、ＭＯ８ＦＥＴＱ、を入力バッファ回路とシュミ
ット回路とで共用きせるようにしてもよい。このように
した場合、シュミット回路の入出力特性は第４図のＡ線
とＢａで示すようなヒステリシスを持つようにされる。
いような場合には、ＭＯ８ＦＥＴＱｓは必ずしも必要で
はなく、ＭＯ８ＦＥＴＱ、を入力バッファ回路とシュミ
ット回路とで共用きせるようにしてもよい。このように
した場合、シュミット回路の入出力特性は第４図のＡ線
とＢａで示すようなヒステリシスを持つようにされる。
この場合、素子数は更に少なくなる。
次に第５図は本発明の第２の実施例を示す。
前記実施例では、入力段（初段インバータ）１を構成す
るＭＯ８ＦＥＴＱ、 とＱ３とを、入力バッファ回路と
シュミット回路とで取り換えて使用するようにされてい
た。これに対し、第５図の実施例では、一方のＭｏ５Ｆ
ＥＴＱ＋’のドレイン端子を常にノードｎ、に接続させ
ておき、Ｍｏ５ＦＥＴＱ＋’とＱｓ’のゲート幅Ｗ、′
とＷ、′の和が前記実施例における大きい方のＭＯ８Ｆ
ＥＴＱ、のゲート幅Ｗ１ と同じになるようにする（た
だし、ＬＩ′＝Ｌ、’＝Ｌ、とする）。
るＭＯ８ＦＥＴＱ、 とＱ３とを、入力バッファ回路と
シュミット回路とで取り換えて使用するようにされてい
た。これに対し、第５図の実施例では、一方のＭｏ５Ｆ
ＥＴＱ＋’のドレイン端子を常にノードｎ、に接続させ
ておき、Ｍｏ５ＦＥＴＱ＋’とＱｓ’のゲート幅Ｗ、′
とＷ、′の和が前記実施例における大きい方のＭＯ８Ｆ
ＥＴＱ、のゲート幅Ｗ１ と同じになるようにする（た
だし、ＬＩ′＝Ｌ、’＝Ｌ、とする）。
ＭＯ８集積回路においては、回路の占有面積はこれを構
成するＭＯＳＦＥＴの数よりも寸法（特にゲート幅）に
大きく依存する。つまり、一つのＭＯＳＦＥＴを、ゲー
ト幅が半分の２つのＭＯＳＦＥＴに分けても、占有面積
ははとんど変わらない。従って、第５図の実施例では、
入力段１を構成するための素子数が３つであっても、占
有面積では、第１図の回路の２つの素子からなる入力段
（初段インバータ）１と略同じ程度で済む。その結果、
第５図の回路は、第３図の回路に比べて占有面積が更に
減少される。
成するＭＯＳＦＥＴの数よりも寸法（特にゲート幅）に
大きく依存する。つまり、一つのＭＯＳＦＥＴを、ゲー
ト幅が半分の２つのＭＯＳＦＥＴに分けても、占有面積
ははとんど変わらない。従って、第５図の実施例では、
入力段１を構成するための素子数が３つであっても、占
有面積では、第１図の回路の２つの素子からなる入力段
（初段インバータ）１と略同じ程度で済む。その結果、
第５図の回路は、第３図の回路に比べて占有面積が更に
減少される。
この実施例では、入力バッファ回路を構成するどきは、
ＭＯ８Ｆ’ＥＴＱ、／のドレイン端子なノードｎ１′に
接続させる。また、シーミツト回路を構成する場合には
、ＭＯ８ＦＥＴＱ、７０ドレイン端子とノードｎ 、／
とを切り離したままにさせておけばよい。これによって
、シュミント回路の初段のインバー１ （Ｑ、’ ｅ
Ｑｔ ）のロジノクシュレッショールドは、入力バッフ
ァ回路の初段インバータ（Ｑ、’、 Ｑ、’、 Ｑ、
）のりシックシュＶソショールドよりも低くなるように
される。
ＭＯ８Ｆ’ＥＴＱ、／のドレイン端子なノードｎ１′に
接続させる。また、シーミツト回路を構成する場合には
、ＭＯ８ＦＥＴＱ、７０ドレイン端子とノードｎ 、／
とを切り離したままにさせておけばよい。これによって
、シュミント回路の初段のインバー１ （Ｑ、’ ｅ
Ｑｔ ）のロジノクシュレッショールドは、入力バッフ
ァ回路の初段インバータ（Ｑ、’、 Ｑ、’、 Ｑ、
）のりシックシュＶソショールドよりも低くなるように
される。
第６図は本発明の第３の実施例を示す。
この実施例では、第２の実施例（第５図）におけるＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ａ’が２つに分割され、ＭＯ８
ＦＥＴＱ、’とＱａ’およびＱＲ″のゲート幅の総和（
Ｗｓ’＋ＷＳ’＋Ｗ： ）が、第３図において人カバッ
７アを構成する場合に必要とされるＭＯ８ＦＥＴＱ□の
ゲート幅Ｗ、と等しくなるようＫされている。このよう
にされても、第２の実施例と同様に、初段のインバータ
を構成するためのＭｏ５ＦＥＴＱ＋’ ＊ Ｑｓ’、Ｑ
ｓ’、Ｑｔの占有面積は、第１図の回路のＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ Ｉ とＱ、の占める面積とほとんど等し
くなる。
ＯＳ Ｆ Ｅ Ｔ Ｑ ａ’が２つに分割され、ＭＯ８
ＦＥＴＱ、’とＱａ’およびＱＲ″のゲート幅の総和（
Ｗｓ’＋ＷＳ’＋Ｗ： ）が、第３図において人カバッ
７アを構成する場合に必要とされるＭＯ８ＦＥＴＱ□の
ゲート幅Ｗ、と等しくなるようＫされている。このよう
にされても、第２の実施例と同様に、初段のインバータ
を構成するためのＭｏ５ＦＥＴＱ＋’ ＊ Ｑｓ’、Ｑ
ｓ’、Ｑｔの占有面積は、第１図の回路のＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ Ｉ とＱ、の占める面積とほとんど等し
くなる。
この実施例では、上記ＭＯＳ Ｆ Ｅ Ｔ Ｑｓ’とＱ
ｓ’をゲート幅が異なるように形成しておいて（Ｗ３′
〜Ｗｓ’）、入力バッファ回路を構成するときは、ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｑｓ’とＱ３ｔｔのドレイン端子をと
もにノードｎ １／に接続はせる。また、シュミット回
路を構成する場合には、ＭＯＳ Ｆ Ｅ Ｔ Ｑａ’ま
たはＱ３″のいずれか一方のドレイン端子をノードｎ
、／に接続させ、他方のトノイン端子は接続しないで切
り離したままにして訃く。これによって、ＭＯ８ＦＥＴ
Ｑ３’を接続シタ場合と、ＭＯ８ＦＥＴＱ 、／／を接
続した場合とでは、第４図破線Ｂ、Ｂ’ど鎖線０．Ｃ′
で示すように、ヒステリシス特性が異なるシュミット回
路を構成することができるようにされる。
ｓ’をゲート幅が異なるように形成しておいて（Ｗ３′
〜Ｗｓ’）、入力バッファ回路を構成するときは、ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｑｓ’とＱ３ｔｔのドレイン端子をと
もにノードｎ １／に接続はせる。また、シュミット回
路を構成する場合には、ＭＯＳ Ｆ Ｅ Ｔ Ｑａ’ま
たはＱ３″のいずれか一方のドレイン端子をノードｎ
、／に接続させ、他方のトノイン端子は接続しないで切
り離したままにして訃く。これによって、ＭＯ８ＦＥＴ
Ｑ３’を接続シタ場合と、ＭＯ８ＦＥＴＱ 、／／を接
続した場合とでは、第４図破線Ｂ、Ｂ’ど鎖線０．Ｃ′
で示すように、ヒステリシス特性が異なるシュミット回
路を構成することができるようにされる。
以上説明したように、この発明においては、同一の素子
群が配線をかえてやるだけで、入出力３２７７回路また
はシュミット回路に構成できるようにされているので、
入出力バッファ回路とシュミット回路とで、互いに一部
の素子を共用する形になり、これによって、入出力回路
を構成するのに必要な素子数および占有面積か少なくて
済み、これを含むゲートアレイのおうな論理ＬＳＩのチ
ップサイズを縮減させることができる。
群が配線をかえてやるだけで、入出力３２７７回路また
はシュミット回路に構成できるようにされているので、
入出力バッファ回路とシュミット回路とで、互いに一部
の素子を共用する形になり、これによって、入出力回路
を構成するのに必要な素子数および占有面積か少なくて
済み、これを含むゲートアレイのおうな論理ＬＳＩのチ
ップサイズを縮減させることができる。
また、入力段を構成する特定の（共用されない）ＭＯＳ
ＦＥＴを複数に分割し、これらのＭＯＳＦＥＴの寸法の
和が必要とされる最も大きｉ；ｃＭｏｓ寸法に一致する
ようにさせた場合には、共用されないＭＯＳＦＥＴの素
子寸法自体を小さくさせることができ、これによって、
更に占有面積を減少させることができる。しかも、入力
段の共用されないＭＯＳＦＥＴを２以上に分割して、こ
れらの中から適当に選択して回路の所定のノードに接続
させてやることによって、シュミット回路構成における
ヒステリシスを異ならしめることも可能である。
ＦＥＴを複数に分割し、これらのＭＯＳＦＥＴの寸法の
和が必要とされる最も大きｉ；ｃＭｏｓ寸法に一致する
ようにさせた場合には、共用されないＭＯＳＦＥＴの素
子寸法自体を小さくさせることができ、これによって、
更に占有面積を減少させることができる。しかも、入力
段の共用されないＭＯＳＦＥＴを２以上に分割して、こ
れらの中から適当に選択して回路の所定のノードに接続
させてやることによって、シュミット回路構成における
ヒステリシスを異ならしめることも可能である。
第１図は論理ＬＳＩにおける入カバソファ回路の構成例
を示す回路図、 第２図は同じく論理ＬＳＩにおけるシュミット回路の構
成例を示す回路図、 第３図は本発明に係る入出力回路の一実施例を示す回路
構成図、 第４図は入力バッファ回路とシーミツト回路の入出力特
性を示す説明図、 第５図は本発明の第２の実施例を示す回路構成図、 第６図は本発明の第３の実施例を示す回路構成図である
。 １・・・初段インバータ（入力段）、２・・・次段イン
バータ（出力段）。
を示す回路図、 第２図は同じく論理ＬＳＩにおけるシュミット回路の構
成例を示す回路図、 第３図は本発明に係る入出力回路の一実施例を示す回路
構成図、 第４図は入力バッファ回路とシーミツト回路の入出力特
性を示す説明図、 第５図は本発明の第２の実施例を示す回路構成図、 第６図は本発明の第３の実施例を示す回路構成図である
。 １・・・初段インバータ（入力段）、２・・・次段イン
バータ（出力段）。
Claims (1)
- 【特許請求の範囲】 １、少なくとも２段のインバータからなる入出カバソフ
ァ回路を構成するためのトランジスタ群と、次段インバ
ータの出力電圧が供給はれるようにづれた帰還用トラン
ジスタとを備え、上記帰還用トランジスタが上記初段イ
ンバータの出力ノードと切り離はれ、または接続でれる
ことにより、人出カバソファ回路またはシュミット回路
が構成されるようにされてなることを特徴とする論理Ｌ
ＳＩにおける入出力回路。 ２、前記初段インバータを構成する一方のトランジスタ
と並列に、一または二以上のトランジスタが設けられ、
これらの並列トランジスタが選択的に初段インバータの
出力ノードに接続されて、入出力バッファ回路またはシ
ミツト回路が構成されるようにされてなることを特徴と
する特許請求の範囲第１項記載の論理ＬＳＩにおける入
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144975A JPS6037820A (ja) | 1983-08-10 | 1983-08-10 | 論理ｌｓｉにおける入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144975A JPS6037820A (ja) | 1983-08-10 | 1983-08-10 | 論理ｌｓｉにおける入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037820A true JPS6037820A (ja) | 1985-02-27 |
Family
ID=15374551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144975A Pending JPS6037820A (ja) | 1983-08-10 | 1983-08-10 | 論理ｌｓｉにおける入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037820A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053644A (en) * | 1985-05-17 | 1991-10-01 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2001111407A (ja) * | 1999-09-15 | 2001-04-20 | Infineon Technologies Ag | 集積半導体回路 |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1983
- 1983-08-10 JP JP58144975A patent/JPS6037820A/ja active Pending
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