JPS60189265A - 薄膜電界効果型半導体装置 - Google Patents
薄膜電界効果型半導体装置Info
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- JPS60189265A JPS60189265A JP59044334A JP4433484A JPS60189265A JP S60189265 A JPS60189265 A JP S60189265A JP 59044334 A JP59044334 A JP 59044334A JP 4433484 A JP4433484 A JP 4433484A JP S60189265 A JPS60189265 A JP S60189265A
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- Japan
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- gate electrode
- region
- film
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
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- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコンを主成分とする非単結晶半導体を用
いた薄膜電界効果トランジスタ（ＴＰＴ）に関する。シ
リコンを主成分とした非単結晶半導体ＴＦＴは、安価な
ガラス基板上に比較的低い温度で作製出来、すぐれたオ
ン抵抗・オフ抵抗比を有するため、液晶パネルの駆動ス
イ・ノチングアレー等への応用が有望である。
いた薄膜電界効果トランジスタ（ＴＰＴ）に関する。シ
リコンを主成分とした非単結晶半導体ＴＦＴは、安価な
ガラス基板上に比較的低い温度で作製出来、すぐれたオ
ン抵抗・オフ抵抗比を有するため、液晶パネルの駆動ス
イ・ノチングアレー等への応用が有望である。
従来例の構成とその問題点
ＴＰＴを画像表示装置やイメージセンサ等のスイッチン
グ素子等として使用する場合には、必然的に外光が入射
する還境下に於いて使用される。
グ素子等として使用する場合には、必然的に外光が入射
する還境下に於いて使用される。
シリコンを主成分とする非単結晶半導体は、すぐれた光
伝導を有する材料でもあるので、外光がＴＰＴのチャン
ネル部に入射することによりオフ抵抗が減少し、オン抵
抗・オフ抵抗比が大巾に劣イビする欠点を有した。以下
、シリコンを主成分とする非単結晶半導体として水素化
非晶質シリコン（ａ−３ｉ：Ｈ）半導体を代表例として
述べる。
伝導を有する材料でもあるので、外光がＴＰＴのチャン
ネル部に入射することによりオフ抵抗が減少し、オン抵
抗・オフ抵抗比が大巾に劣イビする欠点を有した。以下
、シリコンを主成分とする非単結晶半導体として水素化
非晶質シリコン（ａ−３ｉ：Ｈ）半導体を代表例として
述べる。
第１図、第２図にａ−Ｓｉ：Ｈ半導体層を用いた典型的
な薄膜電界効果トランジスタ（ＴＰＴ ）の従来例の主
要平面図を示す。
な薄膜電界効果トランジスタ（ＴＰＴ ）の従来例の主
要平面図を示す。
ＴＰＴの製造工程を下記に示す。先ずガラス等の基板上
にＣｒ等の金属を蒸着しゲート電極及びゲートバス配線
１（１部）となるべき部分を残してエツチングする。次
にプラズマＣＶＤ法等によシ窒化シリコン膜を０．１〜
０．５μｍ 、’ ａ −Ｓ ｉ ：Ｈ膜を０．１〜０
．５ ｐ ｍ 、 ｎ＋にドープしたａ−８ｔ：Ｈ膜を
数百人程度連続に堆積する。次にＴＰＴとして残すべき
ａ−８ｉ：Ｈ膜の部分４（−・−で囲れた部分）をレジ
ストで被覆し、残余の部分のｎ＋ａ−８ｉ：Ｈをエツチ
ング除去する。次にＡ１等ＣＤ金属を蒸着しドレイン電
極２、ソース電極とソースバス配線３（り不 部）をバ
ターニングスル。
にＣｒ等の金属を蒸着しゲート電極及びゲートバス配線
１（１部）となるべき部分を残してエツチングする。次
にプラズマＣＶＤ法等によシ窒化シリコン膜を０．１〜
０．５μｍ 、’ ａ −Ｓ ｉ ：Ｈ膜を０．１〜０
．５ ｐ ｍ 、 ｎ＋にドープしたａ−８ｔ：Ｈ膜を
数百人程度連続に堆積する。次にＴＰＴとして残すべき
ａ−８ｉ：Ｈ膜の部分４（−・−で囲れた部分）をレジ
ストで被覆し、残余の部分のｎ＋ａ−８ｉ：Ｈをエツチ
ング除去する。次にＡ１等ＣＤ金属を蒸着しドレイン電
極２、ソース電極とソースバス配線３（り不 部）をバ
ターニングスル。
更にＡｌ電極２．３をマスクにして両電極間に延在する
ｎ”ａ−８ｔ：Ｈ層を除去することによりＴＰＴが完成
する。
ｎ”ａ−８ｔ：Ｈ層を除去することによりＴＰＴが完成
する。
これらａ−８ｉ：ＨＴＦＴに於いては、電極の段差部に
於けるゲート絶縁膜の耐圧不良や、ゲート電極１とソー
ス・ドレイン電極２，３間に於けるゲート絶縁膜の耐工
、ノチング不良によるゲートリーク電流及びゲート電極
１とソース・ドレイン電極２．３間のショート率を低減
することを目的として本出願人の特願昭５７−１１９４
６０号に示されている以下の様な構造が採用されていた
。
於けるゲート絶縁膜の耐圧不良や、ゲート電極１とソー
ス・ドレイン電極２，３間に於けるゲート絶縁膜の耐工
、ノチング不良によるゲートリーク電流及びゲート電極
１とソース・ドレイン電極２．３間のショート率を低減
することを目的として本出願人の特願昭５７−１１９４
６０号に示されている以下の様な構造が採用されていた
。
すなわち、この構造は、第１図、第２図に示すように、
ゲート電極１とソース・ドレイン電極２゜３が重なり合
う領域（淵部）は、必子半導体膜層がバターニングされ
た領域（＝・−・−で囲まれた領域）に含まれるＴＰＴ
構造である。しかしながら、この場合ソース電極３とド
レイン電極２の間に存在する半導体層は全てＴＰＴのチ
ャンネル領域を形成し、第１図、第２図で示す６の部分
にはゲート電極側からの光入射に際し光伝導性を示しＴ
ＰＴのＯＦＦ抵抗を低下させてしまう欠点があった。
ゲート電極１とソース・ドレイン電極２゜３が重なり合
う領域（淵部）は、必子半導体膜層がバターニングされ
た領域（＝・−・−で囲まれた領域）に含まれるＴＰＴ
構造である。しかしながら、この場合ソース電極３とド
レイン電極２の間に存在する半導体層は全てＴＰＴのチ
ャンネル領域を形成し、第１図、第２図で示す６の部分
にはゲート電極側からの光入射に際し光伝導性を示しＴ
ＰＴのＯＦＦ抵抗を低下させてしまう欠点があった。
発明の目的
本発明は、これら従来のＴＰＴの欠点を改善するだめに
なされたものである。つま９、本発明は外部からの照射
光を完全にじゃへいすると共に、層間絶縁不良を低減さ
せる２つの目的を十分に達成出来るａ−３ｉ：ＨＴＦＴ
を提供する。
なされたものである。つま９、本発明は外部からの照射
光を完全にじゃへいすると共に、層間絶縁不良を低減さ
せる２つの目的を十分に達成出来るａ−３ｉ：ＨＴＦＴ
を提供する。
発明の構成
本発明の装置は、透り基板の１主面上に、第１の電極と
絶縁膜を介して半導体薄膜の存在する第１の領域を有し
、前記半導体薄膜とオーミック接触をなす第２．第３の
電極を有する薄膜電界効果型トランジスタの前記基板の
主面上への投影図に於いて、前記第１の電極と第２．第
３の電極が重なり合う第２の領域は必ず前記半導体薄膜
が存在し、かつ前記第１の領域の輪郭を成す線のうち、
前記第２の電極と第３の電極を結ぶ全ての線が前記第１
の電極上を一度以上横切ることを特徴とするものである
。
絶縁膜を介して半導体薄膜の存在する第１の領域を有し
、前記半導体薄膜とオーミック接触をなす第２．第３の
電極を有する薄膜電界効果型トランジスタの前記基板の
主面上への投影図に於いて、前記第１の電極と第２．第
３の電極が重なり合う第２の領域は必ず前記半導体薄膜
が存在し、かつ前記第１の領域の輪郭を成す線のうち、
前記第２の電極と第３の電極を結ぶ全ての線が前記第１
の電極上を一度以上横切ることを特徴とするものである
。
実施例の説明
以下、本発明の構成をＴＰＴの要部平面図である第３図
、第４図を用いて詳細に説明する。
、第４図を用いて詳細に説明する。
第３図、第４図に於いて、従来ＴＰＴと同一構成要素に
対しては第１図、第２図で用いた番号。
対しては第１図、第２図で用いた番号。
記号を用いている。ＴＰＴの製造工程は従来ＴＰＴと同
様である。
様である。
本発明の特徴は、第３図、第４図に於いてａ−８ｔ ：
Ｈ膜のバターニングして残される領域（−・−・−で
囲まれる部分）が、ゲート電極１とソース・ドレイン電
極２．３の重シ合う領域（フタ部）を必ず包含し、且つ
、ａ−８ｔ：Ｈ膜のバターニングして残される領域の輪
郭となる線（−・−・−）の内ソース電極３とドレイン
電極２を結ぶ線（ＡＢ）、（ＣＤ）が必ずゲート電極１
上を横切る構成を取るところにある。
Ｈ膜のバターニングして残される領域（−・−・−で
囲まれる部分）が、ゲート電極１とソース・ドレイン電
極２．３の重シ合う領域（フタ部）を必ず包含し、且つ
、ａ−８ｔ：Ｈ膜のバターニングして残される領域の輪
郭となる線（−・−・−）の内ソース電極３とドレイン
電極２を結ぶ線（ＡＢ）、（ＣＤ）が必ずゲート電極１
上を横切る構成を取るところにある。
本発明のＴＰＴに、ゲート電極１側から光が入射した場
合、ソース電極３とドレイン電極２の間に存在する半導
体層（チャンネル領域）の内黒くぬりつぶしだ部分は光
伝導によりソース電極３又はドレイン電極２とほぼ同電
位になるが、従来のＴＰＴ（第１図、第２図）とは異な
シ、ソース電極３とドレイン電極２間に半導体層はゲー
ト電極領域をはずれて延在せず、光伝導性を示す半導体
層がソース・ドレイン電極２，３間を結ぶことがないの
で、ＴＰＴの光伝導によるＯＦＦ抵抗の低下にはつなが
らない。
合、ソース電極３とドレイン電極２の間に存在する半導
体層（チャンネル領域）の内黒くぬりつぶしだ部分は光
伝導によりソース電極３又はドレイン電極２とほぼ同電
位になるが、従来のＴＰＴ（第１図、第２図）とは異な
シ、ソース電極３とドレイン電極２間に半導体層はゲー
ト電極領域をはずれて延在せず、光伝導性を示す半導体
層がソース・ドレイン電極２，３間を結ぶことがないの
で、ＴＰＴの光伝導によるＯＦＦ抵抗の低下にはつなが
らない。
以下実施例を用いて詳細に説明する。
まず従来の構成第６図、第６図を述べ、本発明との差異
を明らかにしつつ第７図の実施例について説明する。第
６図は従来のＴＰＴの要部平面図であり、１はゲート電
極及びゲートバス配線、２はドレイン電極、３はソース
電極及びソースバス配線である。４は島状に選択的に残
されたａ−８ｉ半導体膜であり、ソース電極、ソースバ
ス電極３及びドレイン電極２の各々とゲート電極すなわ
ちゲートバス電極１の重シ合う領域（２重余Ｉ線の部分
）は必ず含む様に残されている。この場合のドレイン電
極２の端（匂はゲート電極１の端（Ｇ）よシチャンネル
領域に対して外側に位置し、ａ−８ｔＯ島領域４の端（
ト）はその間に位置する様に設計されている。第６図は
第６図に於けるＩ−Ｉ’線の部分の断面図である。々お
、第６図は主要部のみを示している。透明基板６上に形
成されたゲート電極１（この断面図に於いては出現しな
いので点線で位置関係だけを示す。）上にチノ化シリコ
ン膜６及びａ−８ｉ 半導体膜４を連続して堆積し、ａ
−３ｔ 半導体膜４を不必要な部分をエツチング除去し
て島状に残し、ソース及びドレイン電極２゜ｐとなる導
体層を選択的に形成してＴＰＴが製造される。更にポリ
イミド等の絶縁層７を介して光がチャンネル部外へ入射
するのを防ぐだめの光じゃへい層８を設置して、外光に
対して安定であるａ−３ｉＴＦＴが出来上がる。この様
な従来の例の場合では上部方向からの入射光９に対して
は安定であるが、下部方向からの入射光１０はチャンネ
ル部の一部に光が入射して、ａ−３ｉＴＦＴの０Ｎ−Ｏ
ＦＦ％性は非常に劣化する。
を明らかにしつつ第７図の実施例について説明する。第
６図は従来のＴＰＴの要部平面図であり、１はゲート電
極及びゲートバス配線、２はドレイン電極、３はソース
電極及びソースバス配線である。４は島状に選択的に残
されたａ−８ｉ半導体膜であり、ソース電極、ソースバ
ス電極３及びドレイン電極２の各々とゲート電極すなわ
ちゲートバス電極１の重シ合う領域（２重余Ｉ線の部分
）は必ず含む様に残されている。この場合のドレイン電
極２の端（匂はゲート電極１の端（Ｇ）よシチャンネル
領域に対して外側に位置し、ａ−８ｔＯ島領域４の端（
ト）はその間に位置する様に設計されている。第６図は
第６図に於けるＩ−Ｉ’線の部分の断面図である。々お
、第６図は主要部のみを示している。透明基板６上に形
成されたゲート電極１（この断面図に於いては出現しな
いので点線で位置関係だけを示す。）上にチノ化シリコ
ン膜６及びａ−８ｉ 半導体膜４を連続して堆積し、ａ
−３ｔ 半導体膜４を不必要な部分をエツチング除去し
て島状に残し、ソース及びドレイン電極２゜ｐとなる導
体層を選択的に形成してＴＰＴが製造される。更にポリ
イミド等の絶縁層７を介して光がチャンネル部外へ入射
するのを防ぐだめの光じゃへい層８を設置して、外光に
対して安定であるａ−３ｉＴＦＴが出来上がる。この様
な従来の例の場合では上部方向からの入射光９に対して
は安定であるが、下部方向からの入射光１０はチャンネ
ル部の一部に光が入射して、ａ−３ｉＴＦＴの０Ｎ−Ｏ
ＦＦ％性は非常に劣化する。
以上の欠点を解消出来る本発明の実施例を第７図に示す
。本発明の実施例ではドレイン電極２の端（Ｌ）はゲー
ト電極１の端（Ｔ）よシチャンネル領域側に位置し、ａ
−３ｔ 膜の島領域４の端は、（イ）と（財）の部分か
らなり、（イ）はドレイン電極の端（Ｌ）とゲート電極
の端（Ｊ）の間に位置し、儂はゲート電極の端Ｕ）に対
してチャンネル領域より外側に位置する様に形成される
。つまり、ｒＴＦＴの透影図に於いて、ゲート電極とソ
ース・ソースノ（スミ極又はドレイン電極が重シあう領
域に必ずａ−３ｉ 半導体膜が存在し且つ、ａ−Ｓｉ半
導体膜の輪郭を成す線のうち、ソース電極とドレイン電
極を結ぶ線が必ずゲート電極上を一度以上横ぎる」様な
構成に化は見られず、なおかつ、ソース・ドレイン電極
とゲート電極の重り合う部分に必ずａ−８ｉ 膜が残さ
れているので、ゲートリーク等の不良の少ない安定した
ＴＰＴを得ることが出来る。
。本発明の実施例ではドレイン電極２の端（Ｌ）はゲー
ト電極１の端（Ｔ）よシチャンネル領域側に位置し、ａ
−３ｔ 膜の島領域４の端は、（イ）と（財）の部分か
らなり、（イ）はドレイン電極の端（Ｌ）とゲート電極
の端（Ｊ）の間に位置し、儂はゲート電極の端Ｕ）に対
してチャンネル領域より外側に位置する様に形成される
。つまり、ｒＴＦＴの透影図に於いて、ゲート電極とソ
ース・ソースノ（スミ極又はドレイン電極が重シあう領
域に必ずａ−３ｉ 半導体膜が存在し且つ、ａ−Ｓｉ半
導体膜の輪郭を成す線のうち、ソース電極とドレイン電
極を結ぶ線が必ずゲート電極上を一度以上横ぎる」様な
構成に化は見られず、なおかつ、ソース・ドレイン電極
とゲート電極の重り合う部分に必ずａ−８ｉ 膜が残さ
れているので、ゲートリーク等の不良の少ない安定した
ＴＰＴを得ることが出来る。
発明の効果
ゲート電極側からのチャンネル領域への入射光入射する
光をしゃへいする構成を付加すれば、外光が入射する還
境下に於いて使用しても、光伝導性によるＯＦＦ抵抗の
劣化はほとんど皆無になり非常に効果的である。
光をしゃへいする構成を付加すれば、外光が入射する還
境下に於いて使用しても、光伝導性によるＯＦＦ抵抗の
劣化はほとんど皆無になり非常に効果的である。
第１図、第２図、第５図は従来のＴＰＴの要部平面図、
第３図、第４図、第７図は本発明の実施例のＴＰＴの要
部平面図、第６図は第５図のＩ −Ｉ′線の断面図であ
る。 １・・・・・・ゲート電極、２・・・・・・ドレイン電
極、３・・・・・・ソース電極及びソースバス配線、４
・・・・・ａ −３ｔ：Ｈ膜、６・・・・・・ゲート絶
縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３１１ 第４図 第 ５ 肉 第６図
第３図、第４図、第７図は本発明の実施例のＴＰＴの要
部平面図、第６図は第５図のＩ −Ｉ′線の断面図であ
る。 １・・・・・・ゲート電極、２・・・・・・ドレイン電
極、３・・・・・・ソース電極及びソースバス配線、４
・・・・・ａ −３ｔ：Ｈ膜、６・・・・・・ゲート絶
縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３１１ 第４図 第 ５ 肉 第６図
Claims (1)
- 透明基板の１主面上に、第１の電極と絶縁膜を介して半
導体薄膜の存在する第１の領域を有し、前記半導体薄膜
とオーミック接触をなす第２．第３の電極を有する薄膜
電界効果型トランジスタの前記基板の主面上への投影図
に於いて、前記第１の電極と第２．第３の電極が重なり
合う第２の領域は必ず前記半導体薄膜が存在し、かつ前
記第１の領域の輪郭を成す線のうち、前記第２の電極と
第３の電極を結ぶ全ての線が前記第１の電極上を一度以
上横切ることを特徴とする薄膜電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044334A JPS60189265A (ja) | 1984-03-08 | 1984-03-08 | 薄膜電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044334A JPS60189265A (ja) | 1984-03-08 | 1984-03-08 | 薄膜電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189265A true JPS60189265A (ja) | 1985-09-26 |
| JPH0457113B2 JPH0457113B2 (ja) | 1992-09-10 |
Family
ID=12688613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044334A Granted JPS60189265A (ja) | 1984-03-08 | 1984-03-08 | 薄膜電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0647971A4 (ja) * | 1993-04-23 | 1995-05-03 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS58102552A (ja) * | 1981-12-14 | 1983-06-18 | Fujitsu Ltd | 薄膜トランジスタマトリツクスアレイ |
| JPS58190042A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 薄膜半導体装置 |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
-
1984
- 1984-03-08 JP JP59044334A patent/JPS60189265A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS58102552A (ja) * | 1981-12-14 | 1983-06-18 | Fujitsu Ltd | 薄膜トランジスタマトリツクスアレイ |
| JPS58190042A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 薄膜半導体装置 |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811846A (en) * | 1993-04-03 | 1998-09-22 | Kabushiki Kaisha Toshiba | Thin-film transistor and display device using the same |
| EP0647971A4 (ja) * | 1993-04-23 | 1995-05-03 | ||
| US5563432A (en) * | 1993-04-23 | 1996-10-08 | Kabushiki Kaisha Toshiba | Thin-film transistor and display device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457113B2 (ja) | 1992-09-10 |
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