JPS58190042A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JPS58190042A JPS58190042A JP57072420A JP7242082A JPS58190042A JP S58190042 A JPS58190042 A JP S58190042A JP 57072420 A JP57072420 A JP 57072420A JP 7242082 A JP7242082 A JP 7242082A JP S58190042 A JPS58190042 A JP S58190042A
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- JP
- Japan
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- film
- wiring
- deposited
- thin film
- thickness
- Prior art date
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アモルファスシリコン膜を用いた素子と多層
金属配線を有する薄膜半導体装置に関する。
金属配線を有する薄膜半導体装置に関する。
近年半導体集積回路技術の進歩に伴力い、その集積密度
及び集積素子数の増加や、素子の大面積化が著しい。こ
のよう々集積化の進歩に伴ない、各素子間の１気配線は
複雑化し、従来の単層の金属配線から、二層以上の多１
−配線が必要となり、抽々の方法が行なわれている。こ
のような中漬はアモルファスシリコン（ａ−８ｔ）膜を
用いて薄膜電界効果トランジスタ（ＴＰＴ）等の素子を
集積形成する薄膜半導体装置においても同様である。
及び集積素子数の増加や、素子の大面積化が著しい。こ
のよう々集積化の進歩に伴ない、各素子間の１気配線は
複雑化し、従来の単層の金属配線から、二層以上の多１
−配線が必要となり、抽々の方法が行なわれている。こ
のような中漬はアモルファスシリコン（ａ−８ｔ）膜を
用いて薄膜電界効果トランジスタ（ＴＰＴ）等の素子を
集積形成する薄膜半導体装置においても同様である。
薄膜半導体装置においては、通常安価なガラス基板が用
いられ、この上に薄膜技術で素子および配線が形成され
る。この場合、多層金属配線を形成するための層間絶縁
膜としては、基板や既に形成された金属配線杓料を溶融
しない程度の温度領域で、ＯＶＤ法、スパッター等で形
成される８１０．映、Ｓ Ｉ ａ Ｎ４Ｍ 婢が主に用
いられている。この様々階間絶縁膜は１例えばシリコン
の扁温酸化による酸化膜と異なリビンホールが多く、こ
のピンホール部を通して上下の金属配線層が電気的に短
絡する場合がある。特に高集積密度あるいは大面積基板
においては、このピンホールによる多層金属配線の短絡
の確率は非常に高くなり、歩留り低下の大きな原因とな
っている。
いられ、この上に薄膜技術で素子および配線が形成され
る。この場合、多層金属配線を形成するための層間絶縁
膜としては、基板や既に形成された金属配線杓料を溶融
しない程度の温度領域で、ＯＶＤ法、スパッター等で形
成される８１０．映、Ｓ Ｉ ａ Ｎ４Ｍ 婢が主に用
いられている。この様々階間絶縁膜は１例えばシリコン
の扁温酸化による酸化膜と異なリビンホールが多く、こ
のピンホール部を通して上下の金属配線層が電気的に短
絡する場合がある。特に高集積密度あるいは大面積基板
においては、このピンホールによる多層金属配線の短絡
の確率は非常に高くなり、歩留り低下の大きな原因とな
っている。
し発明の目的〕
本発明は上述した従来の欠点を改良し、多層の金属配線
間の電気的短絡を効果的に防止し得る構造とした＃膜半
導体装置を提供するものである。
間の電気的短絡を効果的に防止し得る構造とした＃膜半
導体装置を提供するものである。
本発明は、絶縁性基板上にａ−８１膜を用いた素子と多
層金属配線を形成してなる薄膜半導体装置において、多
層金属配線層の各交差部に、８１０、あるいはＳｉ２Ｈ
４などの層間絶縁ｊ−の他に、不純物を特に添加してい
ない高抵抗のａ −８ｉ膜を介在させることを特徴とし
ている。
層金属配線を形成してなる薄膜半導体装置において、多
層金属配線層の各交差部に、８１０、あるいはＳｉ２Ｈ
４などの層間絶縁ｊ−の他に、不純物を特に添加してい
ない高抵抗のａ −８ｉ膜を介在させることを特徴とし
ている。
このａ −Ｓ ｉ膜はＳｉＨ，のグロー放電分解法、Ｏ
ｖＤ法、スパッター法などで形成したＴＰＴ等の素子用
ａ −８１膜を選択的に多層配線の交差部に残すように
バターニングして用いることができる。またこの場合の
膜質を良好にするため、Ｈ、Ｆ等を含ませることが望ま
しい。
ｖＤ法、スパッター法などで形成したＴＰＴ等の素子用
ａ −８１膜を選択的に多層配線の交差部に残すように
バターニングして用いることができる。またこの場合の
膜質を良好にするため、Ｈ、Ｆ等を含ませることが望ま
しい。
本発明によれば、層間絶縁膜のピンホールが著しく大き
くかい場合には、多層金属配線間の電気的短絡を効果的
に防ぐことができる。これはａ−８ｌ膜の比抵抗がアン
ドープ膜のとき１０８〜１０”ＩＱ蔦、と非常に大きく
、かつ、ａ−８ｔ膜が低温でピンホール等の欠陥も少な
く形成できるためである。低温形成が可能なことからｌ
０ＸＩＯ薗２を越えるような大面積の領域への適用も比
較的容易であるため、大面積基板上の多１１配線も安定
に形成することができる。
くかい場合には、多層金属配線間の電気的短絡を効果的
に防ぐことができる。これはａ−８ｌ膜の比抵抗がアン
ドープ膜のとき１０８〜１０”ＩＱ蔦、と非常に大きく
、かつ、ａ−８ｔ膜が低温でピンホール等の欠陥も少な
く形成できるためである。低温形成が可能なことからｌ
０ＸＩＯ薗２を越えるような大面積の領域への適用も比
較的容易であるため、大面積基板上の多１１配線も安定
に形成することができる。
また短絡防止のためのａ −８１ｆ）１１として、素子
形成用ａ−８１膜をそのまま用いれば、両膜半導体装置
の製造工程ｆ例ら桧雑にすることなくその信頼性、歩留
りの向上が図れる。
形成用ａ−８１膜をそのまま用いれば、両膜半導体装置
の製造工程ｆ例ら桧雑にすることなくその信頼性、歩留
りの向上が図れる。
以下、本発明の詳細を実施例にて説明する。
図である。これを製造工程に従って説明すると次のとお
りである。ノ１ラス基板１上にまず１５００にのＡＩ！
膜を蒸着し、ＴＰＴのゲート電極２１及び他の配線２２
をバターニングする。
りである。ノ１ラス基板１上にまず１５００にのＡＩ！
膜を蒸着し、ＴＰＴのゲート電極２１及び他の配線２２
をバターニングする。
次に全面にＲＦスパッタ法またｉ、ｊ ＯＶ Ｄ法によ
る厚さ３０ＱＯ＆）のＳｉｎ、膜３を堆積させる。
る厚さ３０ＱＯ＆）のＳｉｎ、膜３を堆積させる。
この８ｉ０．ＩＩ！ＪはＴＰＴのゲート絶縁膜および層
間絶縁膜と々る。第１層及び第２層の配線の電気的接続
が必要なときは、この８１０２映３にコンタクト用の穴
をあけておく。次に、厚さ２０００Ａｏの不純物を添加
し々いａ−８ＩＩＩＩＩＪ、続いてＰをドープした５０
０Ｉｅのａ −Ｓ Ｉ展を堆積させ、バターニングによ
り、ＴＰＴのチャンネル部及び多層配線の交差する部分
にこれらの積Ｉ−膜をのこす。上４１Ａ、４１がそれぞ
れＴＰＴ用、短絡防止用のアンドープａ −Ｓ ｉ Ｎ
であり、【５はｎ”ａ−８１膜である。次に、第２の配
線材料であるＡ／を厚さ４０００！ｅ蒸着シて、バター
ニングによりソース電極配線６、およびドレイン電極配
線６．を形成する。
間絶縁膜と々る。第１層及び第２層の配線の電気的接続
が必要なときは、この８１０２映３にコンタクト用の穴
をあけておく。次に、厚さ２０００Ａｏの不純物を添加
し々いａ−８ＩＩＩＩＩＪ、続いてＰをドープした５０
０Ｉｅのａ −Ｓ Ｉ展を堆積させ、バターニングによ
り、ＴＰＴのチャンネル部及び多層配線の交差する部分
にこれらの積Ｉ−膜をのこす。上４１Ａ、４１がそれぞ
れＴＰＴ用、短絡防止用のアンドープａ −Ｓ ｉ Ｎ
であり、【５はｎ”ａ−８１膜である。次に、第２の配
線材料であるＡ／を厚さ４０００！ｅ蒸着シて、バター
ニングによりソース電極配線６、およびドレイン電極配
線６．を形成する。
ドレイン電極配線６□は第１層の配線２．上を横切るよ
うに配設されている。最後に、この第２層電極配線をマ
スクとしてｎ”ａ−８ｉｐ主５をＯＤＥによりエツチン
グして、Ｔ’ＦＴ回路が完成する。なお、ｎ”ａ−ａｌ
ｓ″Ｌ５は、電極配線６１ 、’！のａ ８１Ｎ４
１に対するオーミックコンタクトを良好なものとするた
めの層である。
うに配設されている。最後に、この第２層電極配線をマ
スクとしてｎ”ａ−８ｉｐ主５をＯＤＥによりエツチン
グして、Ｔ’ＦＴ回路が完成する。なお、ｎ”ａ−ａｌ
ｓ″Ｌ５は、電極配線６１ 、’！のａ ８１Ｎ４
１に対するオーミックコンタクトを良好なものとするた
めの層である。
このような構成とすれば、交差する配線２゜と６□間は
、８１０，１ｐＪＪにピンホールがあったとしても、ａ
−Ｓ ｌ膜４．によって電気的短絡が防止される。第
２図は、５ｌｏｔ膜３にピンホールがあった場合の配線
２ｔ 、６□間の短ｍｉ抗ａｓとピンホールの大きさと
の関係を、介在させる鳳８１ ＩＱ ４ ｔの比抵抗ρ
をパラメータとして示したものである。横軸にはピンホ
ールの面積と共にピンホールが理想的な円形としたとき
の直径を併せて示しである。第２図から明らかなように
、ピンホールが極端に大きくない限り、例えば直径１０
μｍ以下であれば、ａ ５ｔｉ４１による階間絶縁特
性は十分確保できることがわかる。
、８１０，１ｐＪＪにピンホールがあったとしても、ａ
−Ｓ ｌ膜４．によって電気的短絡が防止される。第
２図は、５ｌｏｔ膜３にピンホールがあった場合の配線
２ｔ 、６□間の短ｍｉ抗ａｓとピンホールの大きさと
の関係を、介在させる鳳８１ ＩＱ ４ ｔの比抵抗ρ
をパラメータとして示したものである。横軸にはピンホ
ールの面積と共にピンホールが理想的な円形としたとき
の直径を併せて示しである。第２図から明らかなように
、ピンホールが極端に大きくない限り、例えば直径１０
μｍ以下であれば、ａ ５ｔｉ４１による階間絶縁特
性は十分確保できることがわかる。
またこの実施例によれば、ａ −Ｓ ｋ膜が低温でかつ
大面積に均質性よく形成できることから、多数の両膜素
子や複雑な多層配線を廟する薄膜集積回路に適用して大
きな効果が得られる。
大面積に均質性よく形成できることから、多数の両膜素
子や複雑な多層配線を廟する薄膜集積回路に適用して大
きな効果が得られる。
更にまた、短絡防止用のａ −Ｓ ＋膜として、ＴＰＴ
に用いるａ−７−８ｔ［と同時に形成したもの管用いれ
ば、従来の薄膜集積回路の製造工程に何ら格別な工程を
付加する必要はなく、容易に薄膜集積回路の歩留り向上
、信頼性向上を図ることができる。
に用いるａ−７−８ｔ［と同時に形成したもの管用いれ
ば、従来の薄膜集積回路の製造工程に何ら格別な工程を
付加する必要はなく、容易に薄膜集積回路の歩留り向上
、信頼性向上を図ることができる。
なお実施例では、第１層配線２．と第２層配線６．の交
差部の面積より大きく短絡防止用ａ −Ｓ ｉ ｔＡ
４ 、を残しているが、これは少なくとも交差部をカバ
ーする大きさであればよい。
差部の面積より大きく短絡防止用ａ −Ｓ ｉ ｔＡ
４ 、を残しているが、これは少なくとも交差部をカバ
ーする大きさであればよい。
また、ａ −８ｉ膜は一般に高い光導電特性を有するが
、配線の交差部では外部光が配線によりじゃへいされて
いるので問題はない。また実施例では、配線の交差部の
層間絶縁膜と上部配線との間にａ−ｓｉｌｌｉｊｉを介
在させているが、これは層間絶縁膜と下部配線との間に
介在させてもよいし１両方に介在させてもよい。更に層
間絶縁膜としては、低温での薄膜形成技術を用いるもの
であれば８ ｉ ０． Ｈの他、８ｉ、Ｎ４ｉなど他の
絶縁膜を利用する場合にも本発明は有用である。
、配線の交差部では外部光が配線によりじゃへいされて
いるので問題はない。また実施例では、配線の交差部の
層間絶縁膜と上部配線との間にａ−ｓｉｌｌｉｊｉを介
在させているが、これは層間絶縁膜と下部配線との間に
介在させてもよいし１両方に介在させてもよい。更に層
間絶縁膜としては、低温での薄膜形成技術を用いるもの
であれば８ ｉ ０． Ｈの他、８ｉ、Ｎ４ｉなど他の
絶縁膜を利用する場合にも本発明は有用である。
第１図（ａｔ ｔ （ｂ＋ Ｆｉ本発明の一実施例を示
す平面図とそのＡ−Ａ’断面図、第２図はａ −８４腺
による配線層間の短絡抵抗のデータを示す図でおる。 １・・・ガラス基板、２．・・・ゲート電極、２．・・
・配線、３・・・８ｔｏ、膜（層間絶縁膜兼ゲート絶Ｍ
膜） 、’ ｔ ＋ ’ ｔ ”’了ンドープａ −
８ｉ ［％、１５・・・Ｐドープａ ８ ｔｐ、６１
・・・ソース電極配線、６．・・・ドレイン電極配線。 二 く ２１
す平面図とそのＡ−Ａ’断面図、第２図はａ −８４腺
による配線層間の短絡抵抗のデータを示す図でおる。 １・・・ガラス基板、２．・・・ゲート電極、２．・・
・配線、３・・・８ｔｏ、膜（層間絶縁膜兼ゲート絶Ｍ
膜） 、’ ｔ ＋ ’ ｔ ”’了ンドープａ −
８ｉ ［％、１５・・・Ｐドープａ ８ ｔｐ、６１
・・・ソース電極配線、６．・・・ドレイン電極配線。 二 く ２１
Claims (2)
- （１）絶縁性基板上にアモルファスシリコン膜ヲ用いた
素子と多層金属配線を形成してなる薄膜半導体装置にお
いて、前記多層金属配線の各交差部にアモルファスシリ
コン膜を介在すせたことを特徴とする薄膜半導体装置。 - （２） 前記素子Ｆｉ薄膜電界効果トランジスタであ
り、前記多層配線の交差部に設けられたアモルファスシ
リコン膜はこの薄膜電界効果トランジスタに用いたアモ
ルファスシリコン膜と同時に形成されたものである特許
請求の範囲第１項記載の薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072420A JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072420A JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207357A Division JP2602007B2 (ja) | 1995-07-24 | 1995-07-24 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190042A true JPS58190042A (ja) | 1983-11-05 |
| JPH0352228B2 JPH0352228B2 (ja) | 1991-08-09 |
Family
ID=13488769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072420A Granted JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190042A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192090A (ja) * | 1982-05-06 | 1983-11-09 | セイコーエプソン株式会社 | マトリツクスアレ− |
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS60189265A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置 |
| JPS61116872A (ja) * | 1984-11-13 | 1986-06-04 | Sharp Corp | 薄膜トランジスタ |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| US5627088A (en) * | 1986-01-24 | 1997-05-06 | Canon Kabushiki Kaisha | Method of making a device having a TFT and a capacitor |
| US7189998B2 (en) * | 1998-10-29 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1982
- 1982-04-28 JP JP57072420A patent/JPS58190042A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
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| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS60189265A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置 |
| JPS61116872A (ja) * | 1984-11-13 | 1986-06-04 | Sharp Corp | 薄膜トランジスタ |
| US5627088A (en) * | 1986-01-24 | 1997-05-06 | Canon Kabushiki Kaisha | Method of making a device having a TFT and a capacitor |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| US7189998B2 (en) * | 1998-10-29 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352228B2 (ja) | 1991-08-09 |
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