JPH0231468A - 浮遊ゲート型半導体記憶装置の製造方法 - Google Patents
浮遊ゲート型半導体記憶装置の製造方法Info
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- JPH0231468A JPH0231468A JP63182203A JP18220388A JPH0231468A JP H0231468 A JPH0231468 A JP H0231468A JP 63182203 A JP63182203 A JP 63182203A JP 18220388 A JP18220388 A JP 18220388A JP H0231468 A JPH0231468 A JP H0231468A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲート型半導体記憶装置の製造方法に関す
る。
る。
従来、制御ゲート電極と浮遊ゲート電極を有する不揮発
性半導体記憶装置の製造方法においては、多結晶シリコ
ンで形成された浮遊ゲート電極には電気伝導を良くする
ため高濃度の不純物添加を熱拡散で行なっていた。前記
熱拡散により形成された多結晶シリコン表面のガラス層
を除去した後、高濃度不純物による熱酸化時の増速酸化
を利用し、浮遊ゲート電極と制御ゲート電極との間の絶
縁膜を厚く形成していた。
性半導体記憶装置の製造方法においては、多結晶シリコ
ンで形成された浮遊ゲート電極には電気伝導を良くする
ため高濃度の不純物添加を熱拡散で行なっていた。前記
熱拡散により形成された多結晶シリコン表面のガラス層
を除去した後、高濃度不純物による熱酸化時の増速酸化
を利用し、浮遊ゲート電極と制御ゲート電極との間の絶
縁膜を厚く形成していた。
上述した従来の浮遊ゲート型半導体記憶装置の製造方法
では、浮遊ゲート電極を構成する高濃度不純物を添加し
た多結晶シリコンを熱酸化した場合、酸化膜が厚くなり
、浮遊ゲート電極と制御ゲート電極との間の耐圧を高く
できた。しかし動作電圧を低くするために浮遊ゲート電
極と制御ゲート電極との間の酸化膜を薄くしていくと、
高濃度不純物のために浮遊ゲート電極と制御ゲート電極
との間の漏れ電流が増大するという欠点があった。
では、浮遊ゲート電極を構成する高濃度不純物を添加し
た多結晶シリコンを熱酸化した場合、酸化膜が厚くなり
、浮遊ゲート電極と制御ゲート電極との間の耐圧を高く
できた。しかし動作電圧を低くするために浮遊ゲート電
極と制御ゲート電極との間の酸化膜を薄くしていくと、
高濃度不純物のために浮遊ゲート電極と制御ゲート電極
との間の漏れ電流が増大するという欠点があった。
本発明の浮遊ゲート型半導体記憶装置の製造方法は、半
導体基板上に設けられた浮遊ゲート酸化膜上に多結晶シ
リコン膜を被着する工程と、熱酸化により前記多結晶シ
リコン膜の結晶粒径の肥大化処理を行なう工程と、酸化
膜を除去したのち熱酸化を行なって制御ゲート酸化膜を
形成する工程とを含む手段により前記多結晶シリコン膜
から浮遊ゲート電極を形成するというものである。
導体基板上に設けられた浮遊ゲート酸化膜上に多結晶シ
リコン膜を被着する工程と、熱酸化により前記多結晶シ
リコン膜の結晶粒径の肥大化処理を行なう工程と、酸化
膜を除去したのち熱酸化を行なって制御ゲート酸化膜を
形成する工程とを含む手段により前記多結晶シリコン膜
から浮遊ゲート電極を形成するというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した半導体チップの断面図である。
めに工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン半導体
基板上にＳ ｉ０２膜（図示せず）とＳｉ３Ｎ４膜（図
示せず）の２層を選択的に形成し、露出した基板表面を
熱酸化して、５ｉ０２からなるフィールド酸化膜２を形
成する０次に、フィールド酸化膜形成のための前述した
Ｓｉ３Ｎ４膜と５ｉ０２膜を除去し、例えば９００℃で
湿式酸化を行ない、厚さ４０ｎｍの浮遊ゲート酸化膜３
を形成する０次に、しきい値電圧制御のためのボロンイ
オンをエネルギー５０ｋｅＶ、ドーズ量６Ｘ １０ ”
ｃｔａ−”で打ち込んだ後、全面に第１の多結晶シリコ
ン膜４を化学気相成長により厚さ２５０ｎｍ堆積させる
０次に、第１の多結晶シリコン膜４を選択的にバターニ
ングすることによって、浮遊ゲート電極形成のための第
１次整形加工を行ない、チャネル部上外の寸法を規定す
る０次に、１１５０℃で乾式酸化を行ない第１の多結晶
シリコン膜４の結晶粒径の肥大化処理を行なう、この熱
酸化により形成された酸化膜を除去した後、９００℃で
湿式酸化を行ない厚さ３５ｎｍの制御ゲート酸化膜５を
第１の多結晶シリコン膜４上に形成する。その後、第１
図（ｂ）に示すように、全面に第２の多結晶シリコン膜
６を化学気相成長により厚さ４００ｎｍ堆積させ、リン
を熱拡散により飽和濃度まで添加し伝導性を良くする。
基板上にＳ ｉ０２膜（図示せず）とＳｉ３Ｎ４膜（図
示せず）の２層を選択的に形成し、露出した基板表面を
熱酸化して、５ｉ０２からなるフィールド酸化膜２を形
成する０次に、フィールド酸化膜形成のための前述した
Ｓｉ３Ｎ４膜と５ｉ０２膜を除去し、例えば９００℃で
湿式酸化を行ない、厚さ４０ｎｍの浮遊ゲート酸化膜３
を形成する０次に、しきい値電圧制御のためのボロンイ
オンをエネルギー５０ｋｅＶ、ドーズ量６Ｘ １０ ”
ｃｔａ−”で打ち込んだ後、全面に第１の多結晶シリコ
ン膜４を化学気相成長により厚さ２５０ｎｍ堆積させる
０次に、第１の多結晶シリコン膜４を選択的にバターニ
ングすることによって、浮遊ゲート電極形成のための第
１次整形加工を行ない、チャネル部上外の寸法を規定す
る０次に、１１５０℃で乾式酸化を行ない第１の多結晶
シリコン膜４の結晶粒径の肥大化処理を行なう、この熱
酸化により形成された酸化膜を除去した後、９００℃で
湿式酸化を行ない厚さ３５ｎｍの制御ゲート酸化膜５を
第１の多結晶シリコン膜４上に形成する。その後、第１
図（ｂ）に示すように、全面に第２の多結晶シリコン膜
６を化学気相成長により厚さ４００ｎｍ堆積させ、リン
を熱拡散により飽和濃度まで添加し伝導性を良くする。
第２の多結晶シリコン膜６の上にフォトレジスト膜を塗
布し、パターニングを行ないフォトレジストマスク７を
形成する。次に、第９図（Ｃ）に示すように、反応性イ
オンエツチングにより第２の多結晶シリコン膜６を整形
加工し、制御ゲート電極６′を形成する。続けて反応性
イオンエツチングにより制御ゲート酸化膜５と第１の多
結晶シリコン膜４をエツチングすることにより浮遊ゲー
ト電極の第２次整形加工を行ない、浮遊ゲート電極４′
を制御ゲート電極６′と自己盤−合的に形成する。次に
、フォトレジストマスク７を除去し浮遊ゲート電極４′
の露出した側面部に絶縁膜を形成するために９００℃で
乾式酸化を行ない、厚さ２０ｎｍの側面酸化膜８を形成
し、制御ゲート電極６′をマスクにヒ素イオンをエネル
ギー７０ｋｅＶ、ドーズ量Ｉ Ｘ １０１６ｃｍ−２で
打ち込んだ後、酸素と不活性ガスの混合雰囲気中で１０
００℃、４０分の熱処理を行ない、ｎ＋型のソース領域
９およびドレイン領域１０を形成する。さらに、第１図
（ｄ）に示すように、リンガラスからなる眉間絶縁膜１
１を堆積させ、コンタクト孔１２−１．−１２−２を開
孔した後、制御ゲート電極配線（図示せず）、ソース電
極配線１３およびドレイン電極１４を形成する。
布し、パターニングを行ないフォトレジストマスク７を
形成する。次に、第９図（Ｃ）に示すように、反応性イ
オンエツチングにより第２の多結晶シリコン膜６を整形
加工し、制御ゲート電極６′を形成する。続けて反応性
イオンエツチングにより制御ゲート酸化膜５と第１の多
結晶シリコン膜４をエツチングすることにより浮遊ゲー
ト電極の第２次整形加工を行ない、浮遊ゲート電極４′
を制御ゲート電極６′と自己盤−合的に形成する。次に
、フォトレジストマスク７を除去し浮遊ゲート電極４′
の露出した側面部に絶縁膜を形成するために９００℃で
乾式酸化を行ない、厚さ２０ｎｍの側面酸化膜８を形成
し、制御ゲート電極６′をマスクにヒ素イオンをエネル
ギー７０ｋｅＶ、ドーズ量Ｉ Ｘ １０１６ｃｍ−２で
打ち込んだ後、酸素と不活性ガスの混合雰囲気中で１０
００℃、４０分の熱処理を行ない、ｎ＋型のソース領域
９およびドレイン領域１０を形成する。さらに、第１図
（ｄ）に示すように、リンガラスからなる眉間絶縁膜１
１を堆積させ、コンタクト孔１２−１．−１２−２を開
孔した後、制御ゲート電極配線（図示せず）、ソース電
極配線１３およびドレイン電極１４を形成する。
多結晶シリコン膜の結晶粒径の肥大化処理を行なったの
ちに制御ゲート酸化膜を形成するので、制御ゲート酸化
膜形成の熱酸化時に結晶粒径は安定しているので、酸化
シリコン膜の膜質は良好であり、従来例のように厚くす
る必要はない。
ちに制御ゲート酸化膜を形成するので、制御ゲート酸化
膜形成の熱酸化時に結晶粒径は安定しているので、酸化
シリコン膜の膜質は良好であり、従来例のように厚くす
る必要はない。
第２図は本発明の詳細な説明するための電気的に消去可
能な不揮発性半導体記憶装置の断面図である。
能な不揮発性半導体記憶装置の断面図である。
フィールド酸化膜２を前述の実施例と同じように形成し
た後、ドレイン領域１０を形成する。次に、浮遊ゲート
酸化膜３を形成した後、トンネル領域を形成するために
選択的に浮遊ゲート酸化膜３をエツチングし、９００℃
の乾式酸化により９層ｍのトンネル酸化膜１−５を形成
する。それ以降は前述の実施例と同様に製造する。
た後、ドレイン領域１０を形成する。次に、浮遊ゲート
酸化膜３を形成した後、トンネル領域を形成するために
選択的に浮遊ゲート酸化膜３をエツチングし、９００℃
の乾式酸化により９層ｍのトンネル酸化膜１−５を形成
する。それ以降は前述の実施例と同様に製造する。
以上説明したように、本発明は浮遊ゲート電極を多結晶
シリコン膜で形成し、多結晶シリコン膜の粒径を熱酸化
により成長させ、この熱酸化により形成された酸化膜を
除去した後に、浮遊ゲート電極と制御ゲート電極との間
の絶縁膜（制御ゲート酸化膜）を形成することにより、
浮遊ゲート電極と制御ゲート電極との間の絶縁膜の形成
時に浮遊ゲート電極を構成する多結晶シリコン膜の粒径
の成長による絶縁膜質の劣、化を抑えることができ、し
たがって浮遊ゲート電極と制御ゲート電極との間の絶縁
膜を薄くでき、低電圧で動作する浮遊ゲート型半導体記
憶装置を実現できる効果がある。
シリコン膜で形成し、多結晶シリコン膜の粒径を熱酸化
により成長させ、この熱酸化により形成された酸化膜を
除去した後に、浮遊ゲート電極と制御ゲート電極との間
の絶縁膜（制御ゲート酸化膜）を形成することにより、
浮遊ゲート電極と制御ゲート電極との間の絶縁膜の形成
時に浮遊ゲート電極を構成する多結晶シリコン膜の粒径
の成長による絶縁膜質の劣、化を抑えることができ、し
たがって浮遊ゲート電極と制御ゲート電極との間の絶縁
膜を薄くでき、低電圧で動作する浮遊ゲート型半導体記
憶装置を実現できる効果がある。
１・・・Ｐ型シリコン半導体基板、２・・・フィールド
酸化膜、３・・・浮遊ゲート酸化膜、４・・・第１の多
結晶シリコン膜、４′・・・浮遊ゲート電極、５・・・
制御ゲート酸化膜、６・・・第２の多結晶シリコン膜、
６′・・・制御ゲート電極、７・・・フォトレジストマ
スク、８・・・側面酸化膜、９・・・ソース領域、１０
・・・ドレイン領域、１１・・・層間絶縁膜、１２−１
．１２−２．１２−３・・・コンタクト孔、１３・・・
ソース電極配線、１４・・・トレイン電極配線、１５・
・・トンネル酸化膜、１６・・・制御ゲート電極配線。
酸化膜、３・・・浮遊ゲート酸化膜、４・・・第１の多
結晶シリコン膜、４′・・・浮遊ゲート電極、５・・・
制御ゲート酸化膜、６・・・第２の多結晶シリコン膜、
６′・・・制御ゲート電極、７・・・フォトレジストマ
スク、８・・・側面酸化膜、９・・・ソース領域、１０
・・・ドレイン領域、１１・・・層間絶縁膜、１２−１
．１２−２．１２−３・・・コンタクト孔、１３・・・
ソース電極配線、１４・・・トレイン電極配線、１５・
・・トンネル酸化膜、１６・・・制御ゲート電極配線。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した半導体チップの断面図、第２図は本
発明の詳細な説明するための半導体チップの断面図であ
る。 矛１図 兜 ｊ 図 月 ２ 図
めに工程順に示した半導体チップの断面図、第２図は本
発明の詳細な説明するための半導体チップの断面図であ
る。 矛１図 兜 ｊ 図 月 ２ 図
Claims (1)
- 半導体基板上に設けられた浮遊ゲート酸化膜上に多結晶
シリコン膜を被着する工程と、熱酸化により前記多結晶
シリコン膜の結晶粒径の肥大化処理を行なう工程と、酸
化膜を除去したのち熱酸化を行なって制御ゲート酸化膜
を形成する工程とを含む手段により前記多結晶シリコン
膜から浮遊ゲート電極を形成することを特徴とする浮遊
ゲート型半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182203A JPH0231468A (ja) | 1988-07-20 | 1988-07-20 | 浮遊ゲート型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182203A JPH0231468A (ja) | 1988-07-20 | 1988-07-20 | 浮遊ゲート型半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231468A true JPH0231468A (ja) | 1990-02-01 |
Family
ID=16114158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182203A Pending JPH0231468A (ja) | 1988-07-20 | 1988-07-20 | 浮遊ゲート型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283973A (en) * | 1991-07-05 | 1994-02-08 | Daiwa Seiko, Inc. | Fishing line guide |
| US5419075A (en) * | 1991-07-05 | 1995-05-30 | Daiwa Seiko, Inc. | Fishing line guide |
| EP0877416A1 (en) * | 1997-05-08 | 1998-11-11 | STMicroelectronics S.r.l. | Integrated structure comprising a polysilicon element with large grain size |
| KR100390913B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 형성 공정 |
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-20 JP JP63182203A patent/JPH0231468A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283973A (en) * | 1991-07-05 | 1994-02-08 | Daiwa Seiko, Inc. | Fishing line guide |
| US5419075A (en) * | 1991-07-05 | 1995-05-30 | Daiwa Seiko, Inc. | Fishing line guide |
| EP0877416A1 (en) * | 1997-05-08 | 1998-11-11 | STMicroelectronics S.r.l. | Integrated structure comprising a polysilicon element with large grain size |
| KR100390913B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 형성 공정 |
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
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