JPS6019239B2 - ステツピングモ−タの駆動回路 - Google Patents
ステツピングモ−タの駆動回路Info
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- JPS6019239B2 JPS6019239B2 JP20598581A JP20598581A JPS6019239B2 JP S6019239 B2 JPS6019239 B2 JP S6019239B2 JP 20598581 A JP20598581 A JP 20598581A JP 20598581 A JP20598581 A JP 20598581A JP S6019239 B2 JPS6019239 B2 JP S6019239B2
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 22
- 230000002441 reversible effect Effects 0.000 claims description 16
- 230000000630 rising effect Effects 0.000 claims description 4
- 241000270666 Testudines Species 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/34—Monitoring operation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Description
【発明の詳細な説明】
本発明は、ステッピングモータを駆動するステッピング
モータの駆動回路に関する。
モータの駆動回路に関する。
ステッピングモータの内で代表的なものは、４相ステッ
ピングモータであり、その駆動回路としては、常時２つ
の相にわたって電流を流していく２相励磁方式が一般的
である。
ピングモータであり、その駆動回路としては、常時２つ
の相にわたって電流を流していく２相励磁方式が一般的
である。
このようなステッピングモータを駆動する回路には、１
回の入力パルスに対してステッピングモ−夕を１ステッ
プ動かすこと、正確および逆転できるようにすること、
ならびに正確および逆転の切換えを円滑に行なえること
などが要求される。このようなステツピングモータの駆
動回路を実現するためには「従来では論理回路が複雑と
なり、騒動回路が大形化し、消費電力が大であった。ま
た部品が多にために信頼性が低くなり、誘導ノイズ「雑
音による誤動作を防止しなければならず、高価になった
。本発明の目的は、前述の技術的議題を解決し、最小の
入力信号線で安定に動作し、簡単な機成のステッピング
モー夕の駆動回勝を提供することである。本発明は、パ
ルス信号を順次的にかつ一定周期で発生するパルス信号
発生回路１８と、正確および逆転に対応したレベルを有
する信号を発生する正転および逆転信号発生回路２０と
、一対のＤフリツプフロツプ１６，１７であって「各フ
リップフロツプ１６，１７はトパルス信号発生回路１８
からのパルス信号を受信するクロツク入力端ＣＫと、デ
ータ入力端○と、 クロック入力端ＣＫに入力されるパルス信号の立上り時
にデータ入力端Ｄに入力されているレベル状態を読み込
んで、その状態を導出するセット出力Ｑと、セット出力
Ｑの反転された出力を導出するりセット出力Ｑとを有し
、セット出力Ｑおよびリセツト出力Ｑは「データ入力端
Ｄの入力信号に応答してセット出力Ｑおよびリセット出
力Ｑに出力するまで、わずかの遅延時間をそれぞれ有す
る、このような一対のＤフリツプフロツプ１６，１７と
、正転および逆転信号発生回路２０からの出力と、一方
のＤフリップフロツブ１６のセット出力Ｑまたはリセッ
ト出力Ｑとを受信し「両入力信号が不一致のときに／・
ィレベルの出力信号を導出して、他方のＤフリップフロ
ツプ１７のデータ入力端Ｄに与えるＥＸＣＬＵＳＩＶＥ
−ＯＲゲート２３と、正転および逆転信号発生回路２０
からの出力と、他方のＤフリップフロップ１７のセット
出力Ｑまたはリセット出力Ｑとを受信し、両入力信号を
導出して一方のＤフリツプフロツプ１６のデータ入力機
Ｄに与えるもう１つのＥＸＣＬＵＳ！ＶＥ−ＯＲゲート
２２とを含み、一方のＤフリップフロップ１６のセット
出力Ｑと、他方のＤフリップフロップＩＴのセット出力
Ｑと、一方の○フリツプフロップ竃６のリセット出力Ｑ
と、他方のフリップフロツプ１７のリセツト出力Ｑとを
、４相ステツピングモータ２の順次的なコイル８，ＩＱ
，９，１１に与える特徴とするステッピングモータの駆
動回路である。
回の入力パルスに対してステッピングモ−夕を１ステッ
プ動かすこと、正確および逆転できるようにすること、
ならびに正確および逆転の切換えを円滑に行なえること
などが要求される。このようなステツピングモータの駆
動回路を実現するためには「従来では論理回路が複雑と
なり、騒動回路が大形化し、消費電力が大であった。ま
た部品が多にために信頼性が低くなり、誘導ノイズ「雑
音による誤動作を防止しなければならず、高価になった
。本発明の目的は、前述の技術的議題を解決し、最小の
入力信号線で安定に動作し、簡単な機成のステッピング
モー夕の駆動回勝を提供することである。本発明は、パ
ルス信号を順次的にかつ一定周期で発生するパルス信号
発生回路１８と、正確および逆転に対応したレベルを有
する信号を発生する正転および逆転信号発生回路２０と
、一対のＤフリツプフロツプ１６，１７であって「各フ
リップフロツプ１６，１７はトパルス信号発生回路１８
からのパルス信号を受信するクロツク入力端ＣＫと、デ
ータ入力端○と、 クロック入力端ＣＫに入力されるパルス信号の立上り時
にデータ入力端Ｄに入力されているレベル状態を読み込
んで、その状態を導出するセット出力Ｑと、セット出力
Ｑの反転された出力を導出するりセット出力Ｑとを有し
、セット出力Ｑおよびリセツト出力Ｑは「データ入力端
Ｄの入力信号に応答してセット出力Ｑおよびリセット出
力Ｑに出力するまで、わずかの遅延時間をそれぞれ有す
る、このような一対のＤフリツプフロツプ１６，１７と
、正転および逆転信号発生回路２０からの出力と、一方
のＤフリップフロツブ１６のセット出力Ｑまたはリセッ
ト出力Ｑとを受信し「両入力信号が不一致のときに／・
ィレベルの出力信号を導出して、他方のＤフリップフロ
ツプ１７のデータ入力端Ｄに与えるＥＸＣＬＵＳＩＶＥ
−ＯＲゲート２３と、正転および逆転信号発生回路２０
からの出力と、他方のＤフリップフロップ１７のセット
出力Ｑまたはリセット出力Ｑとを受信し、両入力信号を
導出して一方のＤフリツプフロツプ１６のデータ入力機
Ｄに与えるもう１つのＥＸＣＬＵＳ！ＶＥ−ＯＲゲート
２２とを含み、一方のＤフリップフロップ１６のセット
出力Ｑと、他方のＤフリップフロップＩＴのセット出力
Ｑと、一方の○フリツプフロップ竃６のリセット出力Ｑ
と、他方のフリップフロツプ１７のリセツト出力Ｑとを
、４相ステツピングモータ２の順次的なコイル８，ＩＱ
，９，１１に与える特徴とするステッピングモータの駆
動回路である。
以下も図面によって本発明の実施例を説明する。第１図
は、本発明の一実施例の電気回路図である。直流電源１
の電力は、４相ステッピングモータ２の共通接続点３に
与えられるとともに「電流制限のための抵坑４および平
滑のためのコンデンサ５を介して駆動回路６のシヱナー
ダイオード７１こ与えられる。ステツピングモータ２は
「４つのコイル８，９，１０，１１を有する。各コイル
８〜】１の一端部は共通接続点３に接続され、各池端部
は駆動回路６に設けられたスイッチング回路富２，１３
，１４，１５を介してＤフリップフロツプ（Ｄｅｌａｙ
ｅｄ一ＦｌｉｐＦｌｏｐ、以下Ｄ−ＦＦと言う）１６，
亀７のセット出力Ｑおよびリセツト出力Ｑにそれぞれ接
続される。各スイッチング回路貴２〜竃５は、たとえば
保護ダイオードを含み、ダーリントン接続されたトラン
ジスタから構成される。信号発生回路１８からのパルス
信号は、駆動回路６に設けられた波形整形機能を有する
増幅器１ｇを介して、Ｄ−ＦＦ軍６，１７のクロック入
力端ＣＫにそれぞれ与えられる。
は、本発明の一実施例の電気回路図である。直流電源１
の電力は、４相ステッピングモータ２の共通接続点３に
与えられるとともに「電流制限のための抵坑４および平
滑のためのコンデンサ５を介して駆動回路６のシヱナー
ダイオード７１こ与えられる。ステツピングモータ２は
「４つのコイル８，９，１０，１１を有する。各コイル
８〜】１の一端部は共通接続点３に接続され、各池端部
は駆動回路６に設けられたスイッチング回路富２，１３
，１４，１５を介してＤフリップフロツプ（Ｄｅｌａｙ
ｅｄ一ＦｌｉｐＦｌｏｐ、以下Ｄ−ＦＦと言う）１６，
亀７のセット出力Ｑおよびリセツト出力Ｑにそれぞれ接
続される。各スイッチング回路貴２〜竃５は、たとえば
保護ダイオードを含み、ダーリントン接続されたトラン
ジスタから構成される。信号発生回路１８からのパルス
信号は、駆動回路６に設けられた波形整形機能を有する
増幅器１ｇを介して、Ｄ−ＦＦ軍６，１７のクロック入
力端ＣＫにそれぞれ与えられる。
正転および逆転信号発生回路２０からのステッピングモ
ータ２の正転および逆転信号は、駆動回路６に設けられ
た波形整形機能を有する増幅器２１を介して、ＥＸＣＬ
ＵＳＩＶＥ−ＯＲ（以上ＥＸ−ＯＲとする）ゲート２２
９２３の一方の入力端にそれぞれ与えられる。Ｄ−ＦＦ
Ｉ蜜のセット出力Ｑは、ＥＸ−ＯＲゲート２３の他方の
入力端に与えられる。Ｄ−ＦＦ１７のリセット出力Ｑは
、ＥＸ−ＯＲゲート２２の他方の入力端に与えられる。
ＥＸ−ＯＲゲート２２の出力は「Ｄ−ＦＦ１６の入力端
Ｄに与えられる。ＥＸ−ＯＲゲート２３の出力は、Ｄ−
ＦＦ１７の入力端Ｄに与えられる。シェナーダイオード
７を介する直流電力は、Ｄ−ＦＦ１６，１７および増幅
器１９，舞蔓などに与えられる。位相制御回磯２６は、
Ｄ−ＦＦ１６，１７およびＥＸ−○Ｒゲ−ト２２，２３
から成る。第２図は、第１図の動作を説明するための波
形図である。
ータ２の正転および逆転信号は、駆動回路６に設けられ
た波形整形機能を有する増幅器２１を介して、ＥＸＣＬ
ＵＳＩＶＥ−ＯＲ（以上ＥＸ−ＯＲとする）ゲート２２
９２３の一方の入力端にそれぞれ与えられる。Ｄ−ＦＦ
Ｉ蜜のセット出力Ｑは、ＥＸ−ＯＲゲート２３の他方の
入力端に与えられる。Ｄ−ＦＦ１７のリセット出力Ｑは
、ＥＸ−ＯＲゲート２２の他方の入力端に与えられる。
ＥＸ−ＯＲゲート２２の出力は「Ｄ−ＦＦ１６の入力端
Ｄに与えられる。ＥＸ−ＯＲゲート２３の出力は、Ｄ−
ＦＦ１７の入力端Ｄに与えられる。シェナーダイオード
７を介する直流電力は、Ｄ−ＦＦ１６，１７および増幅
器１９，舞蔓などに与えられる。位相制御回磯２６は、
Ｄ−ＦＦ１６，１７およびＥＸ−○Ｒゲ−ト２２，２３
から成る。第２図は、第１図の動作を説明するための波
形図である。
信号発生回路１８からは第２図‘１１に示すパルス信号
が発生され、それらのパルス信号は○一ＦＦ１６，１７
のクロツク入力端ＣＫにそれぞれ与えられる。正転およ
び逆転信号発生回路２０からは、第２図｛２）に示す正
綾および逆転信号がＥＸ−ＯＲゲート２２，２３の一方
の入力端にそれぞれ与えられる。ここでＥＸ−ＯＲゲー
ト２２，２３は、両入力信号が不一致のときにハイレベ
ルの信号を導出する。Ｄ−ＦＦ１６，１７は、クロツク
入力端にＫに入力されるパルス信号の立上がり時に、入
力端Ｄに入力されている状態を読み込んで、その状態を
セット出力Ｑから出力する。リセット出力Ｑには、セッ
ト出力Ｑの反転された出力があらわれる。またＤ一ＦＦ
１６９１７のセット出力Ｑおよびリセット出力Ｑは入力
端Ｄの入力信号をセット出力Ｑおよびリセツト出力Ｑに
出力するまでわずかの遅延時間（たとえば数１０〜数１
０仇ｓ）をそれぞれ有する。Ｄ−ＦＦ１６，１７の各セ
ット出力Ｑは第２図脚および第２図（４にそれぞれ示さ
れ、各リセット出力Ｑは第２図５｝および第２図【６１
‘こそれぞれ示される。
が発生され、それらのパルス信号は○一ＦＦ１６，１７
のクロツク入力端ＣＫにそれぞれ与えられる。正転およ
び逆転信号発生回路２０からは、第２図｛２）に示す正
綾および逆転信号がＥＸ−ＯＲゲート２２，２３の一方
の入力端にそれぞれ与えられる。ここでＥＸ−ＯＲゲー
ト２２，２３は、両入力信号が不一致のときにハイレベ
ルの信号を導出する。Ｄ−ＦＦ１６，１７は、クロツク
入力端にＫに入力されるパルス信号の立上がり時に、入
力端Ｄに入力されている状態を読み込んで、その状態を
セット出力Ｑから出力する。リセット出力Ｑには、セッ
ト出力Ｑの反転された出力があらわれる。またＤ一ＦＦ
１６９１７のセット出力Ｑおよびリセット出力Ｑは入力
端Ｄの入力信号をセット出力Ｑおよびリセツト出力Ｑに
出力するまでわずかの遅延時間（たとえば数１０〜数１
０仇ｓ）をそれぞれ有する。Ｄ−ＦＦ１６，１７の各セ
ット出力Ｑは第２図脚および第２図（４にそれぞれ示さ
れ、各リセット出力Ｑは第２図５｝および第２図【６１
‘こそれぞれ示される。
ＥＸ−○Ｒゲ−ト２２，２３の出力は第２図のおよび第
２図脚にそれぞれ示される。信号発生回路１８から第１
のパルスが入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲゲ
ート２２のハイレベルの信号を第１のパルスの立ち上り
で読み込む。
２図脚にそれぞれ示される。信号発生回路１８から第１
のパルスが入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲゲ
ート２２のハイレベルの信号を第１のパルスの立ち上り
で読み込む。
したがってＤ一ＦＦ１６のセット出力Ｑおよびリセット
出力Ｑは、第２図３ーおよび第２図別こそれぞれ示すよ
うにハイレベルおよびローレベルとなる。また、ＥＸ−
ＯＲゲート２３の出力は、第２図脚に示すようにハイレ
ベルとなる。ただしト前述のようにＤ−ＦＦ１６のセッ
ト出力Ｑがわずかな遅延時間を有しているので、ＥＸ−
ＯＲゲート２３の出力はわずかな遅延時間後に／・ィレ
ベルとなる。応じてＤ−ＦＦ１７は、ＥＸ−ＯＲゲート
２３のローレベルの信号を読み込む。したがって、Ｄ−
ＦＦ１７のセット出力Ｑおよびリセット出力Ｑならびに
ＥＸ−ＯＲゲート２２の出力は、第２図■、第２図６｝
および第２図７’にそれぞれ示すようにローレベル、ハ
イレベルおよびハイレベルのままである。第２のパルス
が入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲゲート２２
のハイレベルの信号を読み込む。
出力Ｑは、第２図３ーおよび第２図別こそれぞれ示すよ
うにハイレベルおよびローレベルとなる。また、ＥＸ−
ＯＲゲート２３の出力は、第２図脚に示すようにハイレ
ベルとなる。ただしト前述のようにＤ−ＦＦ１６のセッ
ト出力Ｑがわずかな遅延時間を有しているので、ＥＸ−
ＯＲゲート２３の出力はわずかな遅延時間後に／・ィレ
ベルとなる。応じてＤ−ＦＦ１７は、ＥＸ−ＯＲゲート
２３のローレベルの信号を読み込む。したがって、Ｄ−
ＦＦ１７のセット出力Ｑおよびリセット出力Ｑならびに
ＥＸ−ＯＲゲート２２の出力は、第２図■、第２図６｝
および第２図７’にそれぞれ示すようにローレベル、ハ
イレベルおよびハイレベルのままである。第２のパルス
が入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲゲート２２
のハイレベルの信号を読み込む。
したがってＤ−ＦＦ１６のセット出力Ｑおよびリセット
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
３｝、第２図５１および第２図８）‘こそれぞれ示すよ
うにハイレベル、ローレベルおよびハイレベルのままで
ある。またＤ−ＦＦ１７は、ＥＸ−ＯＲゲート２３のノ
・ィレベルの信号を読み込む。したがってＤ−ＦＦ１７
のセット出力Ｑおよびリセット出力ＱならびにＥＸ−Ｏ
Ｒゲート２２の出力は勺第２図（４｝、第２図６｝およ
び第２図７｝にそれぞれ示すようにハイレベル、ローレ
ベルおよびローレベルとなる。ただし、前述のようにＤ
−ＦＦ１７のリセット出力Ｑが遅延時間を有しているで
Ｄ一ＦＦ１６は、ＥＸ−ＯＲゲート２２のローレベルの
信号を読み込むことはない。第３のパルスが入力される
と、Ｄ−ＦＦ１６はＥＸ−ＯＲゲート２２のローレベル
の信号を読み込む。
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
３｝、第２図５１および第２図８）‘こそれぞれ示すよ
うにハイレベル、ローレベルおよびハイレベルのままで
ある。またＤ−ＦＦ１７は、ＥＸ−ＯＲゲート２３のノ
・ィレベルの信号を読み込む。したがってＤ−ＦＦ１７
のセット出力Ｑおよびリセット出力ＱならびにＥＸ−Ｏ
Ｒゲート２２の出力は勺第２図（４｝、第２図６｝およ
び第２図７｝にそれぞれ示すようにハイレベル、ローレ
ベルおよびローレベルとなる。ただし、前述のようにＤ
−ＦＦ１７のリセット出力Ｑが遅延時間を有しているで
Ｄ一ＦＦ１６は、ＥＸ−ＯＲゲート２２のローレベルの
信号を読み込むことはない。第３のパルスが入力される
と、Ｄ−ＦＦ１６はＥＸ−ＯＲゲート２２のローレベル
の信号を読み込む。
したがってＤ−ＦＦ１６のセット出力Ｑおよびリセット
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
３｝、第２図５）および第２図８｝千こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルとなる。
またＤ−ＦＦ１７は、前述のようにＤ−ＦＦ１６のセッ
ト出力Ｑが遅延時間を有しているので、ＥＸ−○Ｒゲ−
ト２３のハィレベルの信号を読み込む。したがってＤ−
ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑならびに
ＥＸ−ＯＲゲート２２の出力は、第２図【４｝、第２図
（６｝および第２図｛７）にそれぞれ示すように／・ィ
レベル、ローレベルおよびローレベルのままである。第
４のパルスが入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲ
ゲート２２のローレベルの信号を読み込む。したがって
Ｄ−ＦＦ１６のセット出力Ｑおよびリセット出力Ｑなら
びにＥＸ−ＯＲゲート２３の出力は、第２図（３’「第
２図５｝および第２図８｝１こそれぞれ示すようにロー
レベルトハイレベルおよびローレベルのままである。ま
たＤ−ＦＦ亀７はもＥＸ−ＯＲゲート２３のローレベル
の信号を読み込み。したがってＤ−ＦＦ１７のセット出
力Ｑおよびリセット出力ＱならびにＥＸ−ＯＲゲート２
２の出力は、第２図４｝、第２図６｝および第２図７｝
にそれぞれ示すようにローレベル、ハイレベルおよびハ
ィレベルとなる。ただし前述のようにローＦＦ１７のセ
ット出力Ｑが遅延時間を有しているので、Ｄ一ＦＦ１
６はＥＸ−ＯＲゲート２ ２のハイレベルの信号を読み
込むことはない。第５のパルスが入力されると、前述の
第１のパルスが入力されたときと同様にＤ−ＦＦ亀６，
１７およびＥＸ−ＯＲゲート２２，２３が動作する。以
下「パルスが入力されるごとに、前述の第１〜第４のパ
ルスが入力されたときと同機にＤ−ＦＦ１６，１７およ
びＥＸ−ＯＲゲート２２，２３が動作する。Ｄ−ＦＦ１
６のセット出力Ｑおよびリセット出力ＱならびにＤ〜Ｆ
Ｆ１７のセット出力Ｑおよびリセット出力Ｑのハィレベ
ルの信号をコイル８〜１１が励磁される状態に対応させ
ると、第１のパルスが入力されることによってコイル８
が励磁され「 コイル１１が励磁され続け、コイル９が
励磁されなくなる。したがってステツピングモータ２は
、矢符２４の方向に１ステップ回転する。Ｏ−ＦＦ１６
のセット出力ＱとＤ一ＦＦ８７のセット出力Ｑとは、９
０ｏの位相差を有しており、Ｄ−ＦＦ１７のセット出力
ＱはＤ−ＦＦ１６のセット出力Ｑに対して９０ｏ遅れて
いる。したがってステツピングモータ２は、正転および
逆転信号発生回路２０からのローレベルの信号と、信号
発生回路翼８からのパルスごとの信号に応答して矢符２
４の方向に１ステップずつ回転することができる。時刻
ｔｌにおいて、正転および逆転信号発生回路２０から第
２図２１‘こ示すハィレベルの信号が与えられると、Ｅ
Ｘ−ＯＲゲート２２，２３の出力は第２図７）および第
２図８｝‘こそれぞれ示すようにローレベルおよび／・
ィレベルとなる。信号発生回路１８から時刻ｔｌ後にお
いてパルス（第６のパルスとする）が入力されると、Ｄ
−ＦＦ１６テー７はＥＸ−ＯＲゲートの２２のローレベ
ル出力およびＥＸ−ＯＲゲート２３のノ・ィレベル出力
の信号とそれぞれ読み込む。したがってＤ−ＦＦ１６の
セット出力Ｑ、リセット出力Ｑ、およびＥＸ−ＯＲゲー
ト２３の出力は、第２図３｝、第２図５’および第２図
８’にそれぞれ示すようにローレベル、ハイレベルおよ
びハイレベルのままである。またＤ−ＦＦ１７のセット
出力Ｑおよびリセット出力ＱならびにＥＸ−ＯＲゲート
２２の出力は、第２図【４１、第２図｛６１および第２
図‘７｝にそれぞれ示すように／・ィレベル、ローレベ
ルおよびハイレベルとなる。第７のパルスが入力される
と、Ｄ−ＦＦ１６，１７は、ハィレベルおよび′・ィレ
ベルの信号をそれぞれ読み込む。
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
３｝、第２図５）および第２図８｝千こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルとなる。
またＤ−ＦＦ１７は、前述のようにＤ−ＦＦ１６のセッ
ト出力Ｑが遅延時間を有しているので、ＥＸ−○Ｒゲ−
ト２３のハィレベルの信号を読み込む。したがってＤ−
ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑならびに
ＥＸ−ＯＲゲート２２の出力は、第２図【４｝、第２図
（６｝および第２図｛７）にそれぞれ示すように／・ィ
レベル、ローレベルおよびローレベルのままである。第
４のパルスが入力されると、Ｄ−ＦＦ１６はＥＸ−ＯＲ
ゲート２２のローレベルの信号を読み込む。したがって
Ｄ−ＦＦ１６のセット出力Ｑおよびリセット出力Ｑなら
びにＥＸ−ＯＲゲート２３の出力は、第２図（３’「第
２図５｝および第２図８｝１こそれぞれ示すようにロー
レベルトハイレベルおよびローレベルのままである。ま
たＤ−ＦＦ亀７はもＥＸ−ＯＲゲート２３のローレベル
の信号を読み込み。したがってＤ−ＦＦ１７のセット出
力Ｑおよびリセット出力ＱならびにＥＸ−ＯＲゲート２
２の出力は、第２図４｝、第２図６｝および第２図７｝
にそれぞれ示すようにローレベル、ハイレベルおよびハ
ィレベルとなる。ただし前述のようにローＦＦ１７のセ
ット出力Ｑが遅延時間を有しているので、Ｄ一ＦＦ１
６はＥＸ−ＯＲゲート２ ２のハイレベルの信号を読み
込むことはない。第５のパルスが入力されると、前述の
第１のパルスが入力されたときと同様にＤ−ＦＦ亀６，
１７およびＥＸ−ＯＲゲート２２，２３が動作する。以
下「パルスが入力されるごとに、前述の第１〜第４のパ
ルスが入力されたときと同機にＤ−ＦＦ１６，１７およ
びＥＸ−ＯＲゲート２２，２３が動作する。Ｄ−ＦＦ１
６のセット出力Ｑおよびリセット出力ＱならびにＤ〜Ｆ
Ｆ１７のセット出力Ｑおよびリセット出力Ｑのハィレベ
ルの信号をコイル８〜１１が励磁される状態に対応させ
ると、第１のパルスが入力されることによってコイル８
が励磁され「 コイル１１が励磁され続け、コイル９が
励磁されなくなる。したがってステツピングモータ２は
、矢符２４の方向に１ステップ回転する。Ｏ−ＦＦ１６
のセット出力ＱとＤ一ＦＦ８７のセット出力Ｑとは、９
０ｏの位相差を有しており、Ｄ−ＦＦ１７のセット出力
ＱはＤ−ＦＦ１６のセット出力Ｑに対して９０ｏ遅れて
いる。したがってステツピングモータ２は、正転および
逆転信号発生回路２０からのローレベルの信号と、信号
発生回路翼８からのパルスごとの信号に応答して矢符２
４の方向に１ステップずつ回転することができる。時刻
ｔｌにおいて、正転および逆転信号発生回路２０から第
２図２１‘こ示すハィレベルの信号が与えられると、Ｅ
Ｘ−ＯＲゲート２２，２３の出力は第２図７）および第
２図８｝‘こそれぞれ示すようにローレベルおよび／・
ィレベルとなる。信号発生回路１８から時刻ｔｌ後にお
いてパルス（第６のパルスとする）が入力されると、Ｄ
−ＦＦ１６テー７はＥＸ−ＯＲゲートの２２のローレベ
ル出力およびＥＸ−ＯＲゲート２３のノ・ィレベル出力
の信号とそれぞれ読み込む。したがってＤ−ＦＦ１６の
セット出力Ｑ、リセット出力Ｑ、およびＥＸ−ＯＲゲー
ト２３の出力は、第２図３｝、第２図５’および第２図
８’にそれぞれ示すようにローレベル、ハイレベルおよ
びハイレベルのままである。またＤ−ＦＦ１７のセット
出力Ｑおよびリセット出力ＱならびにＥＸ−ＯＲゲート
２２の出力は、第２図【４１、第２図｛６１および第２
図‘７｝にそれぞれ示すように／・ィレベル、ローレベ
ルおよびハイレベルとなる。第７のパルスが入力される
と、Ｄ−ＦＦ１６，１７は、ハィレベルおよび′・ィレ
ベルの信号をそれぞれ読み込む。
したがってＤ−ＦＦ１６のセット出力Ｑおよびリセツト
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
脚、第２図｛５｝および第２図｛８）にそれぞれ示すよ
うにハィレベル・ローレベルおよびローレベルとなる。
またＤ−ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑ
ならびにＥＸ−ＯＲゲート２２の出力は、第２図４ー、
第２図‘６｝および第２図刊こそれぞれ示すようにハィ
レベル、ローレベルおよびハイレベルのままである。第
８のパルスが入力されると、Ｄ−ＦＦ１６，亀７は、ハ
ィレベルおよびロ−レベルの信号をそれぞれ読み込む。
したがって０一ＦＦ１６のセット出力Ｑおよびリセット
出力ＱならびにＥＸ−○Ｒゲート２３の出力は「第２図
３’、第２図５’および第２図脚にそれぞれ示すように
／、ィレベル・ローレベルおよびローレベルのままであ
る。またＤ−ＦＦ１７のセット出力Ｑおよびリセット出
力ＱならびにＥＸ−ＯＲゲート２２の出力は、第２図‘
４’、第２図【６１および第２図‘刊こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルとなる。
第９のパルスが入力されると、Ｄ−ＦＦ１６，１７は、
ロ−レベルおよびローレベルの信号をそれぞれ読み込む
。したがってＤ一ＦＦ１６のセット出力Ｑおよびリセッ
ト出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２
図｛３１、第２図‘５｝および第２図即こそれぞれ示す
ようにローレベル、ハィレベルおよびハイレベルとなる
。またＤ一ＦＦ亀７のセット出力Ｑおよびリセット出力
ＱならびにＥＸ−ＯＲゲート２２の出力は、第２図【４
’「第２図‘６１および第２図７ｉ‘こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルのままで
ある。以下パルスが入力されるごとに前述の第６〜第９
のパルスが入力されたときと同様にＤ−ＦＦ１６，１７
およびＥＸ−ＯＲゲート２２，２３が動作する。Ｄ−Ｆ
Ｆ１６のセット出力Ｑおよびリセット出力ＱならびにＤ
山ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑのハイ
レベルの信号リレーコイル８〜１ １が励磁される状態
に対応させること、第６のパルスが入力されることによ
ってリレーコイル１０が励磁され、リレーコイル９が励
磁され続け、リレーコイル１１が励磁されなくなる。
出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２図
脚、第２図｛５｝および第２図｛８）にそれぞれ示すよ
うにハィレベル・ローレベルおよびローレベルとなる。
またＤ−ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑ
ならびにＥＸ−ＯＲゲート２２の出力は、第２図４ー、
第２図‘６｝および第２図刊こそれぞれ示すようにハィ
レベル、ローレベルおよびハイレベルのままである。第
８のパルスが入力されると、Ｄ−ＦＦ１６，亀７は、ハ
ィレベルおよびロ−レベルの信号をそれぞれ読み込む。
したがって０一ＦＦ１６のセット出力Ｑおよびリセット
出力ＱならびにＥＸ−○Ｒゲート２３の出力は「第２図
３’、第２図５’および第２図脚にそれぞれ示すように
／、ィレベル・ローレベルおよびローレベルのままであ
る。またＤ−ＦＦ１７のセット出力Ｑおよびリセット出
力ＱならびにＥＸ−ＯＲゲート２２の出力は、第２図‘
４’、第２図【６１および第２図‘刊こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルとなる。
第９のパルスが入力されると、Ｄ−ＦＦ１６，１７は、
ロ−レベルおよびローレベルの信号をそれぞれ読み込む
。したがってＤ一ＦＦ１６のセット出力Ｑおよびリセッ
ト出力ＱならびにＥＸ−ＯＲゲート２３の出力は、第２
図｛３１、第２図‘５｝および第２図即こそれぞれ示す
ようにローレベル、ハィレベルおよびハイレベルとなる
。またＤ一ＦＦ亀７のセット出力Ｑおよびリセット出力
ＱならびにＥＸ−ＯＲゲート２２の出力は、第２図【４
’「第２図‘６１および第２図７ｉ‘こそれぞれ示すよ
うにローレベル、ハイレベルおよびローレベルのままで
ある。以下パルスが入力されるごとに前述の第６〜第９
のパルスが入力されたときと同様にＤ−ＦＦ１６，１７
およびＥＸ−ＯＲゲート２２，２３が動作する。Ｄ−Ｆ
Ｆ１６のセット出力Ｑおよびリセット出力ＱならびにＤ
山ＦＦ１７のセット出力Ｑおよびリセツト出力Ｑのハイ
レベルの信号リレーコイル８〜１ １が励磁される状態
に対応させること、第６のパルスが入力されることによ
ってリレーコイル１０が励磁され、リレーコイル９が励
磁され続け、リレーコイル１１が励磁されなくなる。
したがってステッピングモータ２は、矢符２５の方向に
１ステップ回転する。○−ＦＦ１６のセット出力ＱとＤ
−ＦＦ竃７のセット出力Ｑとは、９００の位相差を有し
ており、Ｄ−ＦＦ１６のセット出力ＱはＤ−ＦＦ１７の
セット出力Ｑに対して９００遅れている。したがってス
テツピングモータ２は、正転および逆転信号発生回路２
０からのローレベルの信号と、信号発生回路１８からの
パルスごとの信号に応答して矢符２５の方向に１ステッ
プずつ回転することができる。本発明の他の実施例とし
て、Ｄ−ＦＦ１６のリセット出力ＱをＥＸ−ＯＲゲート
２３の他方の入力に与え、Ｄ−ＦＦ１７のセット出力Ｑ
をＥＸ−ＯＲゲート２２の他方の入力に与えるようにし
てもよい。
１ステップ回転する。○−ＦＦ１６のセット出力ＱとＤ
−ＦＦ竃７のセット出力Ｑとは、９００の位相差を有し
ており、Ｄ−ＦＦ１６のセット出力ＱはＤ−ＦＦ１７の
セット出力Ｑに対して９００遅れている。したがってス
テツピングモータ２は、正転および逆転信号発生回路２
０からのローレベルの信号と、信号発生回路１８からの
パルスごとの信号に応答して矢符２５の方向に１ステッ
プずつ回転することができる。本発明の他の実施例とし
て、Ｄ−ＦＦ１６のリセット出力ＱをＥＸ−ＯＲゲート
２３の他方の入力に与え、Ｄ−ＦＦ１７のセット出力Ｑ
をＥＸ−ＯＲゲート２２の他方の入力に与えるようにし
てもよい。
以上のように本発明によれば、簡単な構成により、信号
発生回路からの１つのパルスに応答してステツピングモ
ータを１ステップ回転させることができ、しかも安定か
つ円滑に正転、逆転および反転動作を行なうことができ
る。
発生回路からの１つのパルスに応答してステツピングモ
ータを１ステップ回転させることができ、しかも安定か
つ円滑に正転、逆転および反転動作を行なうことができ
る。
特に本発明では、パルス信号発生回路から出力されるパ
ルス信号のデューティ幅が変化しても、各Ｄフリツプフ
。ツプのセット出力およびリセット出力のパルス列のデ
ューティ幅は前記パルス信号のデューテイ幅に影響され
ず、常に一定である。したがって常に安定したステッピ
ングモータの駆動信号を出力することができる。各Ｄフ
リツプフロップでは、データ入力端Ｄの入力信号に応答
してセット出力Ｑおよびリセット出力Ｑに出力するまで
わずかの遅延時間があるので、クロツク入力端に入力さ
れるパルス信号の立上りと同時にデータ入力端Ｄに与え
られる信号が立上つたり、立下つたりすることがなく、
Ｄフリップフロツプ１６，１７の出力Ｑ，Ｑは安定し、
したがってステッピングモータの動作を安定に行なうこ
とができる。
ルス信号のデューティ幅が変化しても、各Ｄフリツプフ
。ツプのセット出力およびリセット出力のパルス列のデ
ューティ幅は前記パルス信号のデューテイ幅に影響され
ず、常に一定である。したがって常に安定したステッピ
ングモータの駆動信号を出力することができる。各Ｄフ
リツプフロップでは、データ入力端Ｄの入力信号に応答
してセット出力Ｑおよびリセット出力Ｑに出力するまで
わずかの遅延時間があるので、クロツク入力端に入力さ
れるパルス信号の立上りと同時にデータ入力端Ｄに与え
られる信号が立上つたり、立下つたりすることがなく、
Ｄフリップフロツプ１６，１７の出力Ｑ，Ｑは安定し、
したがってステッピングモータの動作を安定に行なうこ
とができる。
パルス信号発生回路１８からの出力は、第２図‘１｝で
示されるように順次的、かつ一定周期のパルス信号であ
り、したがってステツピングモータに与えられるフリッ
プフロッブ１６，１７からの出力Ｑ，Ｑは常に正確に９
０ｏずつずれている。
示されるように順次的、かつ一定周期のパルス信号であ
り、したがってステツピングモータに与えられるフリッ
プフロッブ１６，１７からの出力Ｑ，Ｑは常に正確に９
０ｏずつずれている。
そのためステッピングモータを正確、かよ円滑に駆動す
ることができる。
ることができる。
第１図は本発明の一実施例の電気回路図、第２図はその
動作を説明するための波形図である。 ２……ステッピングモータ、６…・・・駆動回路、８〜
１１……コイル、１６，１７……○ーフリップフロツプ
、２ ２，２ ３・・・・・・ＥＸＣＬＵＳＩＶＥ−Ｏ
Ｒゲート。 第１図 第２図
動作を説明するための波形図である。 ２……ステッピングモータ、６…・・・駆動回路、８〜
１１……コイル、１６，１７……○ーフリップフロツプ
、２ ２，２ ３・・・・・・ＥＸＣＬＵＳＩＶＥ−Ｏ
Ｒゲート。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ パルス信号を順次的にかつ一定周期で発生するパル
ス信号発生回路１８と、正転および逆転に対応したレベ
ルを有する信号を発生する正転および逆転信号発生回路
２０と、一対のＤフリツプフロツプ１６，１７であつて
、各フリツプフロツプ１６，１７は、パルス信号発生回
路１８からのパルス信号を受信するクロツク入力端ＣＫ
と、データ入力端Ｄと、 クロツク入力端ＣＫに入力されるパルス信号の立上り時
にデータ入力端Ｄに入力されているレベル状態を読み込
んで、その状態を導出するセツト出力Ｑと、セツト出力
Ｑの反転された出力を導出するリセツト出力■とを有し
、セツト出力Ｑおよびリセツト出力■は、データ入力端
Ｄの入力信号に応答してセツト出力Ｑおよびセツト出力
■に出力するまで、わずかの遅延時間をそれぞれ有する
、そのような一対のＤフリツプフロツプ１６，１７と、
正転および逆転信号発生回路２０からの出力と、一方の
Ｄフリツプフロツプ１６のセツト出力Ｑまたはリセツト
出力■とを受信し、両入力信号が不一致のときにハイレ
ベルの出力信号を導出して、他方のＤフリツプフロツプ
１７のデータ入力端Ｄに与えるＥＸＣＬＵＳＩＶＥ−Ｏ
Ｒゲート２３と、正転および逆転信号発生回路２０から
の出力と、他方のＤフリツプフロツプ１７のセツト出力
Ｑまたはリセツト出力■とを受信し、両入力信号を導出
して一方のＤフリツプフロツプ１６のデータ入力端Ｄに
与えるもう１つのＥＸＣＬＵＳＩＶＥ−ＯＲゲート２２
とを含み、一方のＤフリツプフロツプ１６のセツト出力
Ｑと、他方のＤフリツプフロツプ１７のセツト出力Ｑと
、一方のＤフリツプフロツプ１６のリセツト出力■と、
他方のフリツプフロツプ１７のリセツト出力■とを、４
相ステツピングモータ２の順次的なコイル８，１０，９
，１１に与える特徴とするステツピングモータの駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20598581A JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20598581A JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107097A JPS58107097A (ja) | 1983-06-25 |
| JPS6019239B2 true JPS6019239B2 (ja) | 1985-05-15 |
Family
ID=16515981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20598581A Expired JPS6019239B2 (ja) | 1981-12-18 | 1981-12-18 | ステツピングモ−タの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019239B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161386U (ja) * | 1988-04-27 | 1989-11-09 |
-
1981
- 1981-12-18 JP JP20598581A patent/JPS6019239B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161386U (ja) * | 1988-04-27 | 1989-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107097A (ja) | 1983-06-25 |
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