JPS6019253A - メモリアドレス制御回路 - Google Patents
メモリアドレス制御回路Info
- Publication number
- JPS6019253A JPS6019253A JP58126144A JP12614483A JPS6019253A JP S6019253 A JPS6019253 A JP S6019253A JP 58126144 A JP58126144 A JP 58126144A JP 12614483 A JP12614483 A JP 12614483A JP S6019253 A JPS6019253 A JP S6019253A
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- JP
- Japan
- Prior art keywords
- address
- supplied
- memory
- image memory
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は制御コンビーータから画像メモリの任意の点
から任意の方向にデータを入出力するためのメモリアド
レス制御回路に関する。
から任意の方向にデータを入出力するためのメモリアド
レス制御回路に関する。
ディジタル画像処理の有効性が認め−られ、その応用範
囲も医用、リモートセンジグ、工業計測。
囲も医用、リモートセンジグ、工業計測。
解析と多方面に広がっている。その中で画像の解析を行
うためにある注目点から任意の方向へのランダムアクセ
ス、追跡がよく行われる。
うためにある注目点から任意の方向へのランダムアクセ
ス、追跡がよく行われる。
しかし、従来の技術では、アクセス、追跡のだめの１１
ｍ像メモリのアドレスカウンタがすべてプログラムの処
理により行われていた。
ｍ像メモリのアドレスカウンタがすべてプログラムの処
理により行われていた。
つまり、注目点のアドレスセントおよび記憶。
画像データの入出力、解析、前アドレスの復帰。
新アドレスの計算、新アドレスのセントおよび記ｔｅａ
＋画像データの入出力と、ある点から次の点へと移行
するための処理が多（、さらに画像メモリは２次元配置
されるため、アドレス計算は煩雑になり計算に要する時
間も増える。このようにプログラムが煩雑となり、画像
データの入出力の効率も低下し、処理の高速化は望めな
かった。
＋画像データの入出力と、ある点から次の点へと移行
するための処理が多（、さらに画像メモリは２次元配置
されるため、アドレス計算は煩雑になり計算に要する時
間も増える。このようにプログラムが煩雑となり、画像
データの入出力の効率も低下し、処理の高速化は望めな
かった。
この発明は前述した従来技術の問題点に鑑みなされたも
ので、プログラムで処理されていた部分を専用回路化す
ることにより処理を効率よく、高速に行えるメモリアド
レス制御回路を提供することを目的とする。
ので、プログラムで処理されていた部分を専用回路化す
ることにより処理を効率よく、高速に行えるメモリアド
レス制御回路を提供することを目的とする。
本発明によるメモリアドレスｊｃす両回路は、画像メモ
リ内で最後にアクセスされた画素のアドレスを保持する
アドレスレジスタと、ｉｉｉ制御部から供給される次に
アクセスすべき画素の方向を示す方向コードに従ってア
ドレスレジスタの内容に相対値を加算又は減算するアド
レス計算手段とを備えるもので、制御部から方向コード
が供給される毎にアドレス計算手段より得られる値を新
たなアドレスとして画像メモリをアクセスすることを特
徴とする。ここで、上記相対値は方向コードとともにそ
の都度制御部から供給されてもよ（、又アドレス計算手
段にレジスタを設けてこのレジスタに前もって初期設定
しておいてもよい。
リ内で最後にアクセスされた画素のアドレスを保持する
アドレスレジスタと、ｉｉｉ制御部から供給される次に
アクセスすべき画素の方向を示す方向コードに従ってア
ドレスレジスタの内容に相対値を加算又は減算するアド
レス計算手段とを備えるもので、制御部から方向コード
が供給される毎にアドレス計算手段より得られる値を新
たなアドレスとして画像メモリをアクセスすることを特
徴とする。ここで、上記相対値は方向コードとともにそ
の都度制御部から供給されてもよ（、又アドレス計算手
段にレジスタを設けてこのレジスタに前もって初期設定
しておいてもよい。
また方向コードに代えて制御部から相対値を直接受は取
るものであってもよい。
るものであってもよい。
本発明により、制御部は画像メモリに対し、初期データ
の設定と、コード出力のみを行えばよ（、アドレス計算
のためのプログラムの煩雑さが解消され、アドレスの計
算も即時に行われるため、効率のよい、高速な処理が簡
単な回路で実現可能となる。
の設定と、コード出力のみを行えばよ（、アドレス計算
のためのプログラムの煩雑さが解消され、アドレスの計
算も即時に行われるため、効率のよい、高速な処理が簡
単な回路で実現可能となる。
本発明の一実施例を図面を参照しながら説明してい（。
第１図は本発明の一実施例の構成を示す図である。１は
画像メモリと入出力を行う制御コンビ、９−タ、２は初
期データを本メモリアドレス制御回路が受取るための制
御信号発生回路、３はアドレス変化の方向を示す方向コ
ードを受けとり増減信号を発生するデコーダ、４はプリ
セット可能なアップグランＸアドレスカウンタ、５はプ
リセット可能なアップグランＸアドレスカウンタ、６は
画像メモリ、７はパルス発生器、旦はゲート群である。
画像メモリと入出力を行う制御コンビ、９−タ、２は初
期データを本メモリアドレス制御回路が受取るための制
御信号発生回路、３はアドレス変化の方向を示す方向コ
ードを受けとり増減信号を発生するデコーダ、４はプリ
セット可能なアップグランＸアドレスカウンタ、５はプ
リセット可能なアップグランＸアドレスカウンタ、６は
画像メモリ、７はパルス発生器、旦はゲート群である。
まず、画像メモリ６の初期Ｘ、ＹアドレスがｆｔｔｌＪ
御コンピュータ１のデータライン１ｏに乗せられる。こ
のとき出力夕づミング信号１１により制御信号発生回路
の発生する信号２０．２１に同期してＸ、Ｙアドレスが
、それぞれアドレスカウンタ４．５にセットされる。こ
れにより初期アドレスがＸアドレスライン４０．Ｙアド
レスライ−ン５０に出力さイ′Ｌ、このアドレスで画像
メモリ６上の任意の画素が指定され、データの入出力が
行われる。
御コンピュータ１のデータライン１ｏに乗せられる。こ
のとき出力夕づミング信号１１により制御信号発生回路
の発生する信号２０．２１に同期してＸ、Ｙアドレスが
、それぞれアドレスカウンタ４．５にセットされる。こ
れにより初期アドレスがＸアドレスライン４０．Ｙアド
レスライ−ン５０に出力さイ′Ｌ、このアドレスで画像
メモリ６上の任意の画素が指定され、データの入出力が
行われる。
仄に次の画素のデータの入出力を行うために、′Ｔ″Ｉ
゛レス変化の方向を指示する方向コードがデータライス
１０を通してデコーク゛３？・こセットされるとともに
、その方向への移動骨がパルス発生器７に供給される。
゛レス変化の方向を指示する方向コードがデータライス
１０を通してデコーク゛３？・こセットされるとともに
、その方向への移動骨がパルス発生器７に供給される。
デコーダ３は方向コードの内容によりＸアドレス増加信
号３（）、同じく減少信号３１゜Ｙアドレス増加筒−号
３２．同じく減少信号３３を選択的に発生する。
号３（）、同じく減少信号３１゜Ｙアドレス増加筒−号
３２．同じく減少信号３３を選択的に発生する。
この間パルス発生器７は供給された移動けに対応する個
数のＸパルス及びＸパルスを出力する。
数のＸパルス及びＸパルスを出力する。
これらのパルスはゲート群旦を介して選択的にＸアトｌ
／スカウンタ４のアンプＩＪ踊子又はダウンＤ端子ある
いはＹアドレスカウンタ５のアップＵ端子又はダウンＪ
）＞、昂子に供給される。しかしてＸ。
／スカウンタ４のアンプＩＪ踊子又はダウンＤ端子ある
いはＹアドレスカウンタ５のアップＵ端子又はダウンＪ
）＞、昂子に供給される。しかしてＸ。
Ｙアドレスカウンタ４，５の内容は移動量だけ増加又は
減少し、新たなＸ、Ｙアドレスが夫々線、４０゜１５０
に出力さ３１．る。
減少し、新たなＸ、Ｙアドレスが夫々線、４０゜１５０
に出力さ３１．る。
以上のように制御劉コンピーータは最初のアト［／スの
設定とコード出力のみにより、画１象メモリと次々に任
；、伝の方向に任意の位ＩＩイだけ離れた点とのデータ
入出力が行える。
設定とコード出力のみにより、画１象メモリと次々に任
；、伝の方向に任意の位ＩＩイだけ離れた点とのデータ
入出力が行える。
デコータ３の動作について第２〜５図を参照しなから；
説明する。２ｙ ２ ｌ閃’、＝Ｆある画素から次の画
素への変化の方向に対して香号旬けした例である。
説明する。２ｙ ２ ｌ閃’、＝Ｆある画素から次の画
素への変化の方向に対して香号旬けした例である。
方向の番−号付けは任意であり、この番−号１で」げに
より第１１ン１のデコーダ３の内容が構成されろ。第２
図の例によるとその内容は第３図のようになる。
より第１１ン１のデコーダ３の内容が構成されろ。第２
図の例によるとその内容は第３図のようになる。
図中３０〜３３は第１図と同じものである。′０“は出
力なし、１“は出力ありを示す。、′℃２図で０の方向
はＸ方向のみにアドレスが増えるように変化するので第
３図で線３０のみ出力あり、第２図の３の方向はＸ、Ｙ
方向共に減少の方向に変化するので第３図で線３１，３
３か出力ありとなる。
力なし、１“は出力ありを示す。、′℃２図で０の方向
はＸ方向のみにアドレスが増えるように変化するので第
３図で線３０のみ出力あり、第２図の３の方向はＸ、Ｙ
方向共に減少の方向に変化するので第３図で線３１，３
３か出力ありとなる。
第４図は電気回路の接続図例であり、第５図は第４図２
００の部分の拡大図である。注目点を３００ とすれば
、３１０の方向に、４，４，３゜３．５，５．・・・・
・・の順でコード出力を行ってい（と抵抗が、又、３２
０の方向゛に、２，２．・・・・、とコード出力を行っ
ていくと、コンデンサがイｔられる。
００の部分の拡大図である。注目点を３００ とすれば
、３１０の方向に、４，４，３゜３．５，５．・・・・
・・の順でコード出力を行ってい（と抵抗が、又、３２
０の方向゛に、２，２．・・・・、とコード出力を行っ
ていくと、コンデンサがイｔられる。
このようなテコータ３は方向コードを入力とするＲ Ｏ
Ｍテーブル又は論理回路により実現できる。
Ｍテーブル又は論理回路により実現できる。
第６図に不発明の他の実施例を示す。図において第１図
と同一部分には同一符号を付しその説明を省略する。本
例ではＸアドレスを作成１゛るために、面前にアクセス
さ７１．た画素のＸアドレスを保持するＸレジスタ４２
．Ｘ方向への相対値ΔＸを保持するΔＸレジスタ４３．
これら両レジスタの内容の加算又は減算を行なうＸアド
レスｎ１′多↑回路４４を持つ。同様にＹアドレスを作
成するために、直前にアクセスされた画素のＹアト゛レ
スを保持するＸレジスタ５２．Ｙ方向への相対値／ｉ
Ｙを保ｊ了するΔＹレジスタ５３．こイ９．ら両１／ジ
スタのｐ−＋容の加算又は減算を行なうＸアドレス計算
回路５４を持つ。
と同一部分には同一符号を付しその説明を省略する。本
例ではＸアドレスを作成１゛るために、面前にアクセス
さ７１．た画素のＸアドレスを保持するＸレジスタ４２
．Ｘ方向への相対値ΔＸを保持するΔＸレジスタ４３．
これら両レジスタの内容の加算又は減算を行なうＸアド
レスｎ１′多↑回路４４を持つ。同様にＹアドレスを作
成するために、直前にアクセスされた画素のＹアト゛レ
スを保持するＸレジスタ５２．Ｙ方向への相対値／ｉ
Ｙを保ｊ了するΔＹレジスタ５３．こイ９．ら両１／ジ
スタのｐ−＋容の加算又は減算を行なうＸアドレス計算
回路５４を持つ。
各ｌ／レジスタ２，４３，５２，５３１Ｃは、ｉｉｉ！
Ｉ ｉ’ｌｉｌ コアピユータ１よりの初期データが、
制御信号発生器１１の１１４力する信号により同期して
セットされる。この状態から、匍１帥コンビク、−夕１
が第２． ＋７１１ζ示し７た方向コードをデータライ
ン１ｏに出力する（ｌＩ＝、デコーダ３により紗３ｏ乃
至３３が選択的に町“となる。いま線３０がＹ″１〃で
あれげＸアドレス計算回路４４はレジスタ４２．４３の
内容を７Ｊｌｌ算して線４０に新たなアドレスを出力す
る。：陳３０ カ１１“であれげＸアドレス計算回路４
４はレジスタ４２の内容からレジスタ４３の内容を減算
して線４０に新たなアドレスを出力スル。
Ｉ ｉ’ｌｉｌ コアピユータ１よりの初期データが、
制御信号発生器１１の１１４力する信号により同期して
セットされる。この状態から、匍１帥コンビク、−夕１
が第２． ＋７１１ζ示し７た方向コードをデータライ
ン１ｏに出力する（ｌＩ＝、デコーダ３により紗３ｏ乃
至３３が選択的に町“となる。いま線３０がＹ″１〃で
あれげＸアドレス計算回路４４はレジスタ４２．４３の
内容を７Ｊｌｌ算して線４０に新たなアドレスを出力す
る。：陳３０ カ１１“であれげＸアドレス計算回路４
４はレジスタ４２の内容からレジスタ４３の内容を減算
して線４０に新たなアドレスを出力スル。
同様にＸアドレス計算回路５４は、Ｈ３２カ′１ｔｉで
あればレジスタ５２．５３の内容を加算し、線３３が１
０“であイｔばレジスタ５２の内容からレジスタ５３の
内容を減算して縮５０に新たなアドレスを出力する。な
お、ｉ淋４０ 、５０上のＸ、Ｙアドレスはマルチプレ
クサ４５．５５を介してＸレジスタ４２．Ｘレジスタ５
２に夫々セットされる。
あればレジスタ５２．５３の内容を加算し、線３３が１
０“であイｔばレジスタ５２の内容からレジスタ５３の
内容を減算して縮５０に新たなアドレスを出力する。な
お、ｉ淋４０ 、５０上のＸ、Ｙアドレスはマルチプレ
クサ４５．５５を介してＸレジスタ４２．Ｘレジスタ５
２に夫々セットされる。
しかして、１１川餌１コンビーータ１（ま初ル１テータ
をセントした後は方向コードを供給するたけで新たなア
ドレスを得ることができる。
をセントした後は方向コードを供給するたけで新たなア
ドレスを得ることができる。
本発明は上記実施例に限定されるものではない。
例えは方向コードは第２１凶に示す８方向ではなく１６
方向にコード化してもよい。また第６図において、デコ
ーダ３５：用いないで次の画素をアクセスする場合、Ｈ
田１ （ａ＋コンピュータ１より相対値ΔＸ。
方向にコード化してもよい。また第６図において、デコ
ーダ３５：用いないで次の画素をアクセスする場合、Ｈ
田１ （ａ＋コンピュータ１より相対値ΔＸ。
ΔＹのみをその都度与えるように構成するも可能である
。
。
第１図は本発明の一実施例を示す図、′Ｆ＋３２図乃至
第５図は、本発明の一実施例の動作を説明するだめの図
、第６図は本発明の１［ｕの実姉例を示す図である。 ｌ・・・制伺１コンピーータ、３．・・・デコーダ、６
・−・画像メモリ、４４．５４・・・アドレス計算回路
。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第 ２ 図 第 ３ 図 第４図 第５図 第６図
第５図は、本発明の一実施例の動作を説明するだめの図
、第６図は本発明の１［ｕの実姉例を示す図である。 ｌ・・・制伺１コンピーータ、３．・・・デコーダ、６
・−・画像メモリ、４４．５４・・・アドレス計算回路
。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第 ２ 図 第 ３ 図 第４図 第５図 第６図
Claims (4)
- （１） ｉｉ 像メモリと、゛との画像メモリとの間で
画素データの入出力を行なう制御部を有するシステムに
おいて、 前記画像メモリ内で最後にアクセスされた画素ノアトレ
スを保持するアドレスレジスタト、前記制御部から供給
される次にアクセスすべき画素の方向を示す方向コード
に従って前記アドレスレジスタの内容に相対値を加算又
は減算するアドレス計算手段とを備え、前記方向コード
が供給される毎にこのアドレス計算手段により得られた
値を新たなアドレスとして前記画凶メモリをアクセスす
るこ吉を特徴上するメモリアドレス制御回路。 - （２）相対値は前記方向コードと々もに前記制御部から
供給されることを特徴とする特許請求の範囲第１項記載
のメモリアドレス制御回路。 - （３）アドレス計算手段は前記制御部から初期データと
して供給される相対値を保持するレジスタを持つことを
特徴とする特許請求の範囲第１項記載のメモリアドレス
制御回路。 - （４）画像メモリと、この画像メモリとの間で画素デー
タの入出力を行なう制御ｌｌ＋部を有するシステムにお
いて、 前記画像メモリ内で直前にアクセスされた画素のアドレ
スを保持するレジスタと、 前記制御部から供給される前記直前にアクセスされた画
素から次にアクセスすべき画素への相対量を前記レジス
タの内容に加算するアドレス計算手段とを備え、前記相
対量が供給される毎に前記アドレス計算手段により得ら
れた値を新たなアドレスとして前記画像メモリをアクセ
スすることを特徴とするメモリアドレス制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126144A JPS6019253A (ja) | 1983-07-13 | 1983-07-13 | メモリアドレス制御回路 |
| EP84304755A EP0132123A3 (en) | 1983-07-13 | 1984-07-11 | Memory address control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126144A JPS6019253A (ja) | 1983-07-13 | 1983-07-13 | メモリアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019253A true JPS6019253A (ja) | 1985-01-31 |
Family
ID=14927760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126144A Pending JPS6019253A (ja) | 1983-07-13 | 1983-07-13 | メモリアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019253A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223880A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | 画像処理方法および装置 |
-
1983
- 1983-07-13 JP JP58126144A patent/JPS6019253A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223880A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | 画像処理方法および装置 |
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