JPS60194577A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60194577A JPS60194577A JP59050257A JP5025784A JPS60194577A JP S60194577 A JPS60194577 A JP S60194577A JP 59050257 A JP59050257 A JP 59050257A JP 5025784 A JP5025784 A JP 5025784A JP S60194577 A JPS60194577 A JP S60194577A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＱａ Ａ３等の化合物半導体を用いたショクＩ
・キーゲー１へ型電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと称す）の製造方法に関する。
・キーゲー１へ型電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと称す）の製造方法に関する。
［発明の技術的背景とその問題点コ
Ｇａ Ａｓ ＭＥＳＦＥＴは高周波増幅器や発振器など
を構成する個別半導体素子として広く使われている。ま
た、最近ではＧａＡＳＩＣの基本素子としても重要な役
割を果しつつある。このいずれの応用でもＱａ Ａｓ
ＦＥＴの性能を十分引き出づことが要求される。ＧａＡ
ｓＦＥＴの高周波性能指数は良く知られているようにＣ
ｇＳ／ ｇＩＩＩで記述される。ここでＣｇｓはグー１
〜・ソース間容量であり、ｇｍはＦＥＴの相互コンダク
タンスである。
を構成する個別半導体素子として広く使われている。ま
た、最近ではＧａＡＳＩＣの基本素子としても重要な役
割を果しつつある。このいずれの応用でもＱａ Ａｓ
ＦＥＴの性能を十分引き出づことが要求される。ＧａＡ
ｓＦＥＴの高周波性能指数は良く知られているようにＣ
ｇＳ／ ｇＩＩＩで記述される。ここでＣｇｓはグー１
〜・ソース間容量であり、ｇｍはＦＥＴの相互コンダク
タンスである。
ＣｇＳを減らし、ｇｍを大きくしてやることにより高周
波性能指数は改善される。ｇｍｋ：着目すると、ＦＥＴ
の実質的なｇｍは となることが知られている。ｇＩＩＩＯはＦＥＴのチャ
ンネル部の特性から決まる真性相互コンダクタンスであ
る。これが引き出しうる最大のｇｍであるが現実にはソ
ース・ゲート間の直列抵抗Ｒ５があり、上式のように実
質的なｇｍはｇＩｎＯより小さなものとなってしまう。
波性能指数は改善される。ｇｍｋ：着目すると、ＦＥＴ
の実質的なｇｍは となることが知られている。ｇＩＩＩＯはＦＥＴのチャ
ンネル部の特性から決まる真性相互コンダクタンスであ
る。これが引き出しうる最大のｇｍであるが現実にはソ
ース・ゲート間の直列抵抗Ｒ５があり、上式のように実
質的なｇｍはｇＩｎＯより小さなものとなってしまう。
従って、このＲ８をいかにして小さくするかが大きい相
互インダクタンスを１９てＦＥＴの高周波数特性を改善
するための１つの鍵である。
互インダクタンスを１９てＦＥＴの高周波数特性を改善
するための１つの鍵である。
もう１つはｇｍｏ自体を大きくすることである。
９０１０をＣｇＳを増大させることなく大きくする有効
な手段はグー１−長（Ｌｇ）を短くすることＣ゛ある。
な手段はグー１−長（Ｌｇ）を短くすることＣ゛ある。
何故ならＣＵｓｃｃＬ ｇ 、 ｇｍｏｏｃｌ 、ｚ
Ｌ（Ｉなる関係があるからである。
Ｌ（Ｉなる関係があるからである。
以上のようにＧａ Ａｓ ＭＥＳＦＥＴの高周波性能を
改善するための技術として、（１）寄生抵抗の低減化技
術、（２）グー１〜長短縮化技術、の開発が望まれてい
る。
改善するための技術として、（１）寄生抵抗の低減化技
術、（２）グー１〜長短縮化技術、の開発が望まれてい
る。
ＭＥＳＦＥＴの直列抵抗Ｒｓの低減化をはかる方法とし
てセルフ１ライン（自己整合）法が知られている。これ
にはいくつかの方法があるが、代表的な例を第１図（ａ
）〜＜ｆ＋により説明づる（ Ｅ １ｅｃｔｒｏｎｉｃ
ｓ Ｌ ｅｔｔｅｒｓ ｖｏｌ １８ Ｎ ｏ、 ３Ｐ
１１９−１２１ （１９８２） 参デえ（） 。
てセルフ１ライン（自己整合）法が知られている。これ
にはいくつかの方法があるが、代表的な例を第１図（ａ
）〜＜ｆ＋により説明づる（ Ｅ １ｅｃｔｒｏｎｉｃ
ｓ Ｌ ｅｔｔｅｒｓ ｖｏｌ １８ Ｎ ｏ、 ３Ｐ
１１９−１２１ （１９８２） 参デえ（） 。
まず、高抵抗Ｇａ ＡＳ基板１１の主表面部に、Ｎ型不
純物としての例えば５ｉ 、Ｓｅ 、Ｓ、Ｔｅなどを選
択イオン注入して能動層となる１次イオン注入層１２を
形成する（第１図（ａ））。
純物としての例えば５ｉ 、Ｓｅ 、Ｓ、Ｔｅなどを選
択イオン注入して能動層となる１次イオン注入層１２を
形成する（第１図（ａ））。
上記主表面上に、例えばプラズマＣＶＤ法によって厚さ
０．０５〜０．２μｍの窒化シリコン膜１３を堆積させ
る。更に、この上にレジ２１−１４、Ｓｉ ０２７Ｊト
（７）Ｉｅ＋ｌｌｌ！ １４２ 、レシスｔ・１４３
（７）３層構造を有する３層しジスト１４を形成する（
第１図（ｂ））。次に、３層レジストのうち最上層のレ
ジスト１４３を公知の方法によりバタニンクし、これを
マスクとしてより下層の絶縁膜１４２を、更にその絶縁
膜１４２をマスクとして最下層のレジスト１４１を、順
次、エツチング異方性を右する反応性イオンエツチング
あるいは反応性イオンヒームエッチング等を用いて加工
し、ソース、ドレイン形成領域に開口をあけて窒化シリ
コン］］！１３を選択的に露出させる。つづいて、この
３層レジスト１４をマスクとして用い、Ｎ型不純物とし
ての例えばｓｉ、ｓｅ、ｓ、 Ｔｅ等を選択イオン注入
して１次イオン注入層１２に対して１０倍前後の不純物
密度を有する高密度イオン注入層１５．１６を形成する
（第１図（Ｃ））。
０．０５〜０．２μｍの窒化シリコン膜１３を堆積させ
る。更に、この上にレジ２１−１４、Ｓｉ ０２７Ｊト
（７）Ｉｅ＋ｌｌｌ！ １４２ 、レシスｔ・１４３
（７）３層構造を有する３層しジスト１４を形成する（
第１図（ｂ））。次に、３層レジストのうち最上層のレ
ジスト１４３を公知の方法によりバタニンクし、これを
マスクとしてより下層の絶縁膜１４２を、更にその絶縁
膜１４２をマスクとして最下層のレジスト１４１を、順
次、エツチング異方性を右する反応性イオンエツチング
あるいは反応性イオンヒームエッチング等を用いて加工
し、ソース、ドレイン形成領域に開口をあけて窒化シリ
コン］］！１３を選択的に露出させる。つづいて、この
３層レジスト１４をマスクとして用い、Ｎ型不純物とし
ての例えばｓｉ、ｓｅ、ｓ、 Ｔｅ等を選択イオン注入
して１次イオン注入層１２に対して１０倍前後の不純物
密度を有する高密度イオン注入層１５．１６を形成する
（第１図（Ｃ））。
このように形成した基板主表面上に絶縁膜、例えば０．
１〜０．４μｍ厚のＳ＋０２膜を堆積させる。引き続き
、３層レジスト１４上に堆積した上記ＳｉＯ２膜を、３
Ｈレジストを構成するレジ２１へ１４３、絶縁膜１４２
、レジスト１４１と共にリフト・オフによって除去覆る
ことにより、３層レジスト１４の最下層のレジ２１〜１
４１のパタンを反転させたパタンを有するＳｉＯ２膜１
７全１７シリコン膜１３の上に形成する（第１図（ｄ）
）。
１〜０．４μｍ厚のＳ＋０２膜を堆積させる。引き続き
、３層レジスト１４上に堆積した上記ＳｉＯ２膜を、３
Ｈレジストを構成するレジ２１へ１４３、絶縁膜１４２
、レジスト１４１と共にリフト・オフによって除去覆る
ことにより、３層レジスト１４の最下層のレジ２１〜１
４１のパタンを反転させたパタンを有するＳｉＯ２膜１
７全１７シリコン膜１３の上に形成する（第１図（ｄ）
）。
この場合、レジストが多層（３層）構造を有しているた
めにリフト・オフが容易である。このリフト・オフ形成
により、ＳｉＯ２膜１７全１７度イオン注入１！！１５
．１６のほぼ真上に形成される。
めにリフト・オフが容易である。このリフト・オフ形成
により、ＳｉＯ２膜１７全１７度イオン注入１！！１５
．１６のほぼ真上に形成される。
次いで、イオン注入層を活性化させるために、例えば窒
素雰囲気中で８００℃、２０分間の熱処理を行なう。
素雰囲気中で８００℃、２０分間の熱処理を行なう。
次に、窒化シリコンＩ！１３およびＳｉＯ２膜１７全１
７した基板主表面上に、ソース電極おＪ：ひドレイン電
極に対応する部分のみに開口をもつレジストパタンを形
成し、これをマスクとして、前記ＳｉＯ２膜１７および
その下層の窒化シリコンｉ！１１３のうち、ソース電極
、トレイン電極の形成領域に相当する部分を、例えば反
応性イオンエツチングおよびプラズマエツチングによっ
て除去する。次いで、上記レジストパタンを利用して、
オーミック金属としての例えばＡＵ Ｇｅ ／Ｎ＋を蒸
着後、リフト・Δフし、残留部を合金化することによっ
て、ソース電極１８、ドレイン電極１９を形成する（第
１図（ｅ））。
７した基板主表面上に、ソース電極おＪ：ひドレイン電
極に対応する部分のみに開口をもつレジストパタンを形
成し、これをマスクとして、前記ＳｉＯ２膜１７および
その下層の窒化シリコンｉ！１１３のうち、ソース電極
、トレイン電極の形成領域に相当する部分を、例えば反
応性イオンエツチングおよびプラズマエツチングによっ
て除去する。次いで、上記レジストパタンを利用して、
オーミック金属としての例えばＡＵ Ｇｅ ／Ｎ＋を蒸
着後、リフト・Δフし、残留部を合金化することによっ
て、ソース電極１８、ドレイン電極１９を形成する（第
１図（ｅ））。
次に、窒化シリコン膜１３のうち、５ｉＯ２ＢｔＡ１７
の間の部分を、当該ＳｉＯ２膜１７をマスクとして、例
えばプラズマエッチングや反応性イオンビーム１ツヂン
グにより除去し、１次イオン注入層１２の表面を露出さ
ける。次いで、レジストパタンからなるマスクを用いて
、このｕ十にＧａ Ａｓとショットキ接合を形成する金
属を堆積し、不要部分をレジメ１〜と共に除去すること
によりゲート電極２０を形成づる（第１図（ｆ））。
の間の部分を、当該ＳｉＯ２膜１７をマスクとして、例
えばプラズマエッチングや反応性イオンビーム１ツヂン
グにより除去し、１次イオン注入層１２の表面を露出さ
ける。次いで、レジストパタンからなるマスクを用いて
、このｕ十にＧａ Ａｓとショットキ接合を形成する金
属を堆積し、不要部分をレジメ１〜と共に除去すること
によりゲート電極２０を形成づる（第１図（ｆ））。
これによりセルファライン型ＭＥＳＦＥＴができる。
このセルファライン型ＦＥＴ製造方法において最も重要
な技術は３層しジス１への形成とその加工である。とり
わ（）中間絶縁層であるＳｉＯ２膜１４２の材質および
堆積方法が鍵となる。つまり、この中間絶縁層をＪ「積
させる工程で最下層のレジスト１４１に変質が生じるこ
とのないように、堆積温度の低い堆積法を用いる必′要
がある。そのため堆積法は制約される。前述の参考文献
では、スパッタ法によって約３０００人のＳｉＯ２膜を
Ｊｌｔ積している。しかし、この方法では、スパッタ時
に最下層のレジスト１４１がＡｒもしくはＮ２プラズマ
にさらされて変質する危険性が高い。さらに堆積速度も
通常１０００〜３０００人／時と遅くその間に試料ホル
ダの温度が上昇し、レジスト１４１が熱変成することも
ある。
な技術は３層しジス１への形成とその加工である。とり
わ（）中間絶縁層であるＳｉＯ２膜１４２の材質および
堆積方法が鍵となる。つまり、この中間絶縁層をＪ「積
させる工程で最下層のレジスト１４１に変質が生じるこ
とのないように、堆積温度の低い堆積法を用いる必′要
がある。そのため堆積法は制約される。前述の参考文献
では、スパッタ法によって約３０００人のＳｉＯ２膜を
Ｊｌｔ積している。しかし、この方法では、スパッタ時
に最下層のレジスト１４１がＡｒもしくはＮ２プラズマ
にさらされて変質する危険性が高い。さらに堆積速度も
通常１０００〜３０００人／時と遅くその間に試料ホル
ダの温度が上昇し、レジスト１４１が熱変成することも
ある。
このようなレジスト１４１の変質、変性はその後このレ
ジスト１４＋をエツチングする際のエツヂング特性に影
響を与えるから、グー［・長制御性を悪くする原因どな
る。また、中間絶縁層としては前述のようにｉ ｏｏｏ
〜４０００人が必要とされるため、この形成時間が１〜
２時間もかかって生産効率の面からも好ましくない。
ジスト１４＋をエツチングする際のエツヂング特性に影
響を与えるから、グー［・長制御性を悪くする原因どな
る。また、中間絶縁層としては前述のようにｉ ｏｏｏ
〜４０００人が必要とされるため、この形成時間が１〜
２時間もかかって生産効率の面からも好ましくない。
［発明の目的］
本発明は上記のごとき問題を解決した高性能セルファラ
イン型Ｍ Ｅ Ｓ Ｆ Ｅ丁の製造方法を提供すること
を目的どする。
イン型Ｍ Ｅ Ｓ Ｆ Ｅ丁の製造方法を提供すること
を目的どする。
［発明の概要］
本発明は上記した従来の製造工程において、多層レジス
トマスクの中間絶縁層および高密度イオン注入層形成後
につＣプる絶縁膜として５１０２の替わりにＳｉＯ蒸着
膜を用いることを特徴とする。
トマスクの中間絶縁層および高密度イオン注入層形成後
につＣプる絶縁膜として５１０２の替わりにＳｉＯ蒸着
膜を用いることを特徴とする。
［発明の効果］
粉末状のＳｉＯは、ごく普通の抵抗加熱による真空蒸着
装置で蒸着が可能である。しかもその蒸着速度はＪ５
ｉＪ３よそ３００〜５００人／分とスパッタによる５ｉ
０２の蒸着に比へると１０倍以上も速い。そのため、多
層レジメ］−の中間絶縁層（約１０００〜４０００人）
は２〜８分程度で形成でさてしまう。また、蒸着装置を
使うため１度に蒸着できるウェーハの枚数はスパッタ法
などに比へると１０１８以上もある。蒸着速度と１回あ
たりの処理枚数とから単位貯量あたりの処理枚数を算出
してみると、従来のＳｉＯ２スパッタ法の場合は、２・
〜４枚／詩間、本腎明のＳｉＯ蒸着法の場合は４０〜６
０枚／詩間と圧倒的に後者か大きい。これは生産性の点
で大きな利点である。もう１つの重要な利点は、蒸着時
に下地レジストの変質の心配が全くないことである。そ
の理由は、抵抗加熱蒸着のためスパッタなどのようにプ
ラズマにさらされることがないこと、蒸着時の試料）品
度の上Ｒがたかだか６０〜８０℃と低温であること、に
よる。従って下地レジストのエツヂング特性に変化がな
く、グー１−長制御性が非常に優れたものとなる。
装置で蒸着が可能である。しかもその蒸着速度はＪ５
ｉＪ３よそ３００〜５００人／分とスパッタによる５ｉ
０２の蒸着に比へると１０倍以上も速い。そのため、多
層レジメ］−の中間絶縁層（約１０００〜４０００人）
は２〜８分程度で形成でさてしまう。また、蒸着装置を
使うため１度に蒸着できるウェーハの枚数はスパッタ法
などに比へると１０１８以上もある。蒸着速度と１回あ
たりの処理枚数とから単位貯量あたりの処理枚数を算出
してみると、従来のＳｉＯ２スパッタ法の場合は、２・
〜４枚／詩間、本腎明のＳｉＯ蒸着法の場合は４０〜６
０枚／詩間と圧倒的に後者か大きい。これは生産性の点
で大きな利点である。もう１つの重要な利点は、蒸着時
に下地レジストの変質の心配が全くないことである。そ
の理由は、抵抗加熱蒸着のためスパッタなどのようにプ
ラズマにさらされることがないこと、蒸着時の試料）品
度の上Ｒがたかだか６０〜８０℃と低温であること、に
よる。従って下地レジストのエツヂング特性に変化がな
く、グー１−長制御性が非常に優れたものとなる。
以上、本発明によれば、従来法に比べてレジストの変質
がない多層レジストマスクを短時間にかつ容易に形成で
き、セルファライン型Ｇａ ＡＳＦＥＴを制御性よく、
かつ効率的につくることができる。
がない多層レジストマスクを短時間にかつ容易に形成で
き、セルファライン型Ｇａ ＡＳＦＥＴを制御性よく、
かつ効率的につくることができる。
［発明の実施例Ｊ
以下に本発明によるセルファラインメン］−型ＧａＡｓ
ＭＥＳＦＥＴの実施例を、第２図（ａ）〜（ｆ）を用い
て説明する。半絶縁性Ｑａ Ａ３基板２１にＳｉイオン
を６０ｋ Ｖて２Ｘ １０” ｃｍ’注入して能動層と
なるイオン注入層２２を形成する（第２図（ａ））。つ
づいてＳｉ３Ｎ４膜２３を１５００人、ブラスマＣｖＤ
法で堆積する。その後、ＡＺ１３５０Ｊレジスｈ ２４
１を厚さ１μ塗イ１１シたあと、抵抗加熱蒸着法により
５ｉＯＩＩ５！２４２を３０００人堆積し、再びＡＺ１
３５０Ｊレジスｈ ２４３を厚さ８０００人塗布して３
層レジスト２４を形成する（第２図（ｂ））。そしてフ
ッ１１〜リソグラフイでレジスト２４３をパターニング
したのち、反応性イオンエツチング法を用いて、順次３
層レジスト２４の加工を行い、ソース、トレイン形成領
域に間口を形成うる。この状態でＳｉイＡンを１００ｋ
Ｖて５ｘ １０’ ３ｃｍ−２注入し、ソース１ヘレ、
インのＮ千鳥濃度イオン注入層１５．１６を形成づる（
第２図（Ｃ））。次に試料を再び抵抗加熱蒸着装置に入
れ、ＳｉＯを４０００人蒸着したあと残フ−Ｃいた３層
しジスト１４でリフトオフ加工して、Ｎ中高濃度イオン
注入層２５゜２Ｇ上にのみＳｉＯ膜２７を残づ（第２図
（ｄ））。
ＭＥＳＦＥＴの実施例を、第２図（ａ）〜（ｆ）を用い
て説明する。半絶縁性Ｑａ Ａ３基板２１にＳｉイオン
を６０ｋ Ｖて２Ｘ １０” ｃｍ’注入して能動層と
なるイオン注入層２２を形成する（第２図（ａ））。つ
づいてＳｉ３Ｎ４膜２３を１５００人、ブラスマＣｖＤ
法で堆積する。その後、ＡＺ１３５０Ｊレジスｈ ２４
１を厚さ１μ塗イ１１シたあと、抵抗加熱蒸着法により
５ｉＯＩＩ５！２４２を３０００人堆積し、再びＡＺ１
３５０Ｊレジスｈ ２４３を厚さ８０００人塗布して３
層レジスト２４を形成する（第２図（ｂ））。そしてフ
ッ１１〜リソグラフイでレジスト２４３をパターニング
したのち、反応性イオンエツチング法を用いて、順次３
層レジスト２４の加工を行い、ソース、トレイン形成領
域に間口を形成うる。この状態でＳｉイＡンを１００ｋ
Ｖて５ｘ １０’ ３ｃｍ−２注入し、ソース１ヘレ、
インのＮ千鳥濃度イオン注入層１５．１６を形成づる（
第２図（Ｃ））。次に試料を再び抵抗加熱蒸着装置に入
れ、ＳｉＯを４０００人蒸着したあと残フ−Ｃいた３層
しジスト１４でリフトオフ加工して、Ｎ中高濃度イオン
注入層２５゜２Ｇ上にのみＳｉＯ膜２７を残づ（第２図
（ｄ））。
この状態で注入イオンの活性化のためのアニールを行う
。典型的な条件は８００℃２０分である。
。典型的な条件は８００℃２０分である。
つづいて従来例と同様にソース、ｉ〜レイン電（徊２８
．２９をＡｕ ＱｅとＡｕの積層構造にて形成しく第２
図（ｅ））、ゲート電極３０をｒ＋＜３ｏ。
．２９をＡｕ ＱｅとＡｕの積層構造にて形成しく第２
図（ｅ））、ゲート電極３０をｒ＋＜３ｏ。
入）／Ｐｔ （１０００人）、’Ａｌｌ （３０００人
）で形成づる（第２図（ｆ））。
）で形成づる（第２図（ｆ））。
こうして得られるＧａ Ａｓ ＦＥＴの相互コンタクタ
ンスはグー１〜長が１μｍのもので１８０〜２００ｍ５
／ｓと大きく、これを使えば高速Ｇａ Ａｓ１０が実現
できる。
ンスはグー１〜長が１μｍのもので１８０〜２００ｍ５
／ｓと大きく、これを使えば高速Ｇａ Ａｓ１０が実現
できる。
第１図（ａ）〜（ｆ）は、従来のセルファライン型Ｇａ
Ａｓ ＦＥＴの製造工程を示す図、第２図（ａ）〜（
ｆ）は本発明の一実施例によるセルファライン型Ｇａ
Ａｓ ＦＥＴの製造工程を示づ図である。 ２１・・・半絶縁性Ｇａ Ａｓ基板、２２・・・イオン
注入層（能動層）、２３・・・Ｓｉ ３ Ｎ４膜、２４
＜２４１〜２４３）・・・３層レジストマスク、２４
２・・・ＳｉＯ膜（中間絶縁層）、２５．２６・・・高
濃度イオン注入層（ソース、ドレイン領域）、２７・・
・ＳｉＯ膜、２８．２９・・・ソース、トレイン電極、
３０・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２ （ａ） （ｄ）
Ａｓ ＦＥＴの製造工程を示す図、第２図（ａ）〜（
ｆ）は本発明の一実施例によるセルファライン型Ｇａ
Ａｓ ＦＥＴの製造工程を示づ図である。 ２１・・・半絶縁性Ｇａ Ａｓ基板、２２・・・イオン
注入層（能動層）、２３・・・Ｓｉ ３ Ｎ４膜、２４
＜２４１〜２４３）・・・３層レジストマスク、２４
２・・・ＳｉＯ膜（中間絶縁層）、２５．２６・・・高
濃度イオン注入層（ソース、ドレイン領域）、２７・・
・ＳｉＯ膜、２８．２９・・・ソース、トレイン電極、
３０・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２ （ａ） （ｄ）
Claims (2)
- （１） 高抵抗半導体基板の一部領域に半導体能動層を
形成する工程と、この半導体能動層のソース、ドレイン
形成領域に開口を有する多層レジメ１〜マスクを形成−
リ−る工程と、この多層レジストマスクを用いＣ高密度
のイオン注入を行なうことにより高密度イオン注入層を
形成する工程と、当該多層レジストマスクを搭載した半
導体主面上に絶縁膜を形成した後、当該絶縁膜のうち前
記高密度イオン注入層に対向づる部分のみを残して他は
前記多層レジストマスクと共に除去する工程ど、前記高
密度イオン注入層を活性化させる熱処理工程と、前記絶
縁膜のうちソース電極およびトレイン電極形成領域に相
当づる部分を除去した後、当該部分にΔ−ミック接触と
なるソース電極ｄ５よひドレイン電極を形成する工程と
、前記半導体能動層上の前記絶縁膜の間の領域にゲート
電極を形成する工程とを含む電界効果１〜ランジスタの
製造方法にＪ３いて、前記多層レジストマスクの中間絶
縁層ならびに高密度イオン注入層形成後に１１着する絶
縁膜をＳｔＯ蒸着膜とすることを特徴とする電界効果ト
ランジスタの製造方法。 - （２） 前記高抵抗半導体基板はＧａ ＡＳであり、Ｓ
ｉＯ蒸着膜は抵抗加熱による真空蒸着法によるものであ
る特許請求の範囲第１項記載の電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050257A JPS60194577A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050257A JPS60194577A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194577A true JPS60194577A (ja) | 1985-10-03 |
Family
ID=12853923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050257A Pending JPS60194577A (ja) | 1984-03-16 | 1984-03-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138938A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1984
- 1984-03-16 JP JP59050257A patent/JPS60194577A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138938A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | 半導体装置の製造方法 |
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