JPH04291931A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04291931A JPH04291931A JP8042491A JP8042491A JPH04291931A JP H04291931 A JPH04291931 A JP H04291931A JP 8042491 A JP8042491 A JP 8042491A JP 8042491 A JP8042491 A JP 8042491A JP H04291931 A JPH04291931 A JP H04291931A
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- Japan
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- gate
- forming
- insulating film
- semiconductor device
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート容量を低減させ
ることが可能な構成のゲート電極をもち、高速動作が可
能な電界効果半導体装置及びその製造方法に関する。
ることが可能な構成のゲート電極をもち、高速動作が可
能な電界効果半導体装置及びその製造方法に関する。
【０００２】一般に、電界効果トランジスタは、バイポ
ーラ・トランジスタに比較して、低消費電力であり、ま
た、小型化し易いが、低速であることが欠点の一つとさ
れてきた。然しながら、近年、そのスピードは向上し、
バイポーラ・トランジスタに近いものが現れ始めている
。従って、今後、バイポーラ・トランジスタに取って代
わるには更にスピードを向上させなければならない。
ーラ・トランジスタに比較して、低消費電力であり、ま
た、小型化し易いが、低速であることが欠点の一つとさ
れてきた。然しながら、近年、そのスピードは向上し、
バイポーラ・トランジスタに近いものが現れ始めている
。従って、今後、バイポーラ・トランジスタに取って代
わるには更にスピードを向上させなければならない。
【０００３】
【従来の技術】図２８乃至図３０は従来の技術を説明す
る為の工程要所に於ける電界効果トランジスタの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。 図２８参照 ２８−（１）通常の技法を適用することに依り、半絶縁
性化合物半導体基板１上に化合物半導体活性層２を成長
させる。 ２８−（２）酸素イオンを選択的に打ち込むことに依り
、素子間分離領域３を形成する。
る為の工程要所に於ける電界効果トランジスタの要部切
断側面図を表し、以下、これ等の図を参照しつつ詳細に
説明する。 図２８参照 ２８−（１）通常の技法を適用することに依り、半絶縁
性化合物半導体基板１上に化合物半導体活性層２を成長
させる。 ２８−（２）酸素イオンを選択的に打ち込むことに依り
、素子間分離領域３を形成する。
【０００４】図２９参照
２９−（１）リソグラフィ技術に於けるレジスト・プロ
セス、真空蒸着法、リフト・オフ法などを適用し、ソー
ス電極４及びドレイン電極５を形成する。
セス、真空蒸着法、リフト・オフ法などを適用し、ソー
ス電極４及びドレイン電極５を形成する。
【０００５】図３０参照
３０−（１）工程２９−（１）と同様にしてショットキ
・ゲート電極６を形成する。現在、前記工程を経て作成
される電界効果トランジスタは、特に高性能化や特殊機
能化を狙いとしない限り、技術的には完熟されたもので
あり、安定に動作するものを歩留り良く得ることができ
る。
・ゲート電極６を形成する。現在、前記工程を経て作成
される電界効果トランジスタは、特に高性能化や特殊機
能化を狙いとしない限り、技術的には完熟されたもので
あり、安定に動作するものを歩留り良く得ることができ
る。
【０００６】
【発明が解決しようとする課題】前記したような電界効
果トランジスタの特性、特にスピードを向上させる為に
は、基板の最適化、即ち、不純物濃度、厚さ、材料など
を適切に選択し、また、ゲート長の短縮化を行うことで
対処してきた。然しながら、そのような対応では、既に
限界に達していて、これから、特性、特に高速性を大幅
に向上することは困難な状況となっている。
果トランジスタの特性、特にスピードを向上させる為に
は、基板の最適化、即ち、不純物濃度、厚さ、材料など
を適切に選択し、また、ゲート長の短縮化を行うことで
対処してきた。然しながら、そのような対応では、既に
限界に達していて、これから、特性、特に高速性を大幅
に向上することは困難な状況となっている。
【０００７】本発明は、簡単な手段でゲート電極に於け
るゲート容量を大きく低減させ、高速性を向上しようと
する。
るゲート容量を大きく低減させ、高速性を向上しようと
する。
【０００８】
【課題を解決するための手段】前記説明した従来の電界
効果トランジスタに於いては、ゲート電極が下地の半導
体活性層に一様に接触しているが、本発明では、ゲート
電極と下地の半導体活性層との接触面積を少なくしてで
ゲート容量を低減させることが基本になっている。
効果トランジスタに於いては、ゲート電極が下地の半導
体活性層に一様に接触しているが、本発明では、ゲート
電極と下地の半導体活性層との接触面積を少なくしてで
ゲート容量を低減させることが基本になっている。
【０００９】このようなことから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）ゲート長（例えばゲート長ＬＧ：図９参照）方向
に延在し、且つ、少なくとも有効ゲート幅（例えば有効
ゲート幅ＳＧ：図９参照）内に亙って間隙（例えば空所
２０Ａ）をおいて繰り返し形成された絶縁膜（例えば絶
縁膜２０）と、該絶縁膜上も含めてゲート幅方向に延在
し、且つ、該間隙において下地である化合物半導体から
なる活性領域（例えばｎ＋ −ＡｌＧａＡｓ層１３）に
コンタクトするゲート電極（例えばゲート電極２３）と
を備えてなるか、或いは、
装置及びその製造方法に於いては、 （１）ゲート長（例えばゲート長ＬＧ：図９参照）方向
に延在し、且つ、少なくとも有効ゲート幅（例えば有効
ゲート幅ＳＧ：図９参照）内に亙って間隙（例えば空所
２０Ａ）をおいて繰り返し形成された絶縁膜（例えば絶
縁膜２０）と、該絶縁膜上も含めてゲート幅方向に延在
し、且つ、該間隙において下地である化合物半導体から
なる活性領域（例えばｎ＋ −ＡｌＧａＡｓ層１３）に
コンタクトするゲート電極（例えばゲート電極２３）と
を備えてなるか、或いは、
【００１０】（２）半絶縁性ＧａＡｓ基板（例えば半絶
縁性ＧａＡｓ基板１１）上に少なくともノンドープＧａ
Ａｓ層（例えばノンドープＧａＡｓ層１２）とｎ＋ −
ＡｌＧａＡｓ層（例えばｎ＋ −ＡｌＧａＡｓ層１３）
とｎ＋ −ＧａＡｓ層（例えばｎ＋ −ＧａＡｓ層１４
）を順に成長させてから素子間分離領域を形成する工程
と、次いで、ゲート形成予定部分に於けるゲート長方向
に延在し、且つ、少なくとも有効ゲート幅内に亙って間
隙をおいて繰り返し位置するパターンをもつレジスト膜
（例えばポジ型レジスト膜１７）を形成する工程と、次
いで、該レジスト膜をマスクとして該ｎ＋ −ＧａＡｓ
層の選択的エッチングを行ってから該レジスト膜を除去
する工程と、次いで、絶縁膜（例えば絶縁膜２０）を形
成してから該ｎ＋ −ＧａＡｓ層の頂面が表出するまで
全面エッチングを行って該ｎ＋ −ＧａＡｓ層に囲まれ
た絶縁膜を残す工程と、次いで、レジスト膜にてゲート
電極形成予定部分にゲート・パターンを形成してから表
出されているｎ＋ −ＧａＡｓ層を選択的にエッチング
して空所（例えば空所２０Ａ）を形成する工程と、次い
で、ゲート金属膜を形成してからリフト・オフに依るパ
ターニングを行ってゲート電極（例えばゲート電極２３
）を形成する工程とが含まれてなるか、或いは、
縁性ＧａＡｓ基板１１）上に少なくともノンドープＧａ
Ａｓ層（例えばノンドープＧａＡｓ層１２）とｎ＋ −
ＡｌＧａＡｓ層（例えばｎ＋ −ＡｌＧａＡｓ層１３）
とｎ＋ −ＧａＡｓ層（例えばｎ＋ −ＧａＡｓ層１４
）を順に成長させてから素子間分離領域を形成する工程
と、次いで、ゲート形成予定部分に於けるゲート長方向
に延在し、且つ、少なくとも有効ゲート幅内に亙って間
隙をおいて繰り返し位置するパターンをもつレジスト膜
（例えばポジ型レジスト膜１７）を形成する工程と、次
いで、該レジスト膜をマスクとして該ｎ＋ −ＧａＡｓ
層の選択的エッチングを行ってから該レジスト膜を除去
する工程と、次いで、絶縁膜（例えば絶縁膜２０）を形
成してから該ｎ＋ −ＧａＡｓ層の頂面が表出するまで
全面エッチングを行って該ｎ＋ −ＧａＡｓ層に囲まれ
た絶縁膜を残す工程と、次いで、レジスト膜にてゲート
電極形成予定部分にゲート・パターンを形成してから表
出されているｎ＋ −ＧａＡｓ層を選択的にエッチング
して空所（例えば空所２０Ａ）を形成する工程と、次い
で、ゲート金属膜を形成してからリフト・オフに依るパ
ターニングを行ってゲート電極（例えばゲート電極２３
）を形成する工程とが含まれてなるか、或いは、
【００１１】（３）前記（２）に於いて、少なくとも二
層以上のレジスト膜（例えばレジスト膜２５及び２４）
を用いてゲート電極形成予定部分に表面側で幅が広く且
つ基板側で幅が狭いゲート・パターン（例えば開口２５
Ａ及び２４Ａ）を形成してから表出されているｎ＋ −
ＧａＡｓ層を選択的にエッチングして空所を形成する工
程と、次いで、ゲート金属膜を形成してからリフト・オ
フに依るパターニングを行って横断面がＴ型であるゲー
ト電極（例えば切断面がＴ型であるゲート電極２３′）
を形成する工程とが含まれてなることを特徴とするか、
或いは、
層以上のレジスト膜（例えばレジスト膜２５及び２４）
を用いてゲート電極形成予定部分に表面側で幅が広く且
つ基板側で幅が狭いゲート・パターン（例えば開口２５
Ａ及び２４Ａ）を形成してから表出されているｎ＋ −
ＧａＡｓ層を選択的にエッチングして空所を形成する工
程と、次いで、ゲート金属膜を形成してからリフト・オ
フに依るパターニングを行って横断面がＴ型であるゲー
ト電極（例えば切断面がＴ型であるゲート電極２３′）
を形成する工程とが含まれてなることを特徴とするか、
或いは、
【００１２】（４）前記（２）或いは（３）に於いて、
活性領域上にソース電極（例えばソース電極１５）並び
にドレイン電極（例えばドレイン電極）を形成した後に
全面に絶縁膜（例えば絶縁膜２６）を形成する工程と、
次いで、ゲート形成予定部分の該絶縁膜を選択的にエッ
チングしてゲート・パターンの開口（例えば開口２６Ａ
）を形成する工程と、次いで、該ゲート・パターンの開
口内にゲート電極を形成する工程とが含まれてなること
を特徴とする。
活性領域上にソース電極（例えばソース電極１５）並び
にドレイン電極（例えばドレイン電極）を形成した後に
全面に絶縁膜（例えば絶縁膜２６）を形成する工程と、
次いで、ゲート形成予定部分の該絶縁膜を選択的にエッ
チングしてゲート・パターンの開口（例えば開口２６Ａ
）を形成する工程と、次いで、該ゲート・パターンの開
口内にゲート電極を形成する工程とが含まれてなること
を特徴とする。
【００１３】
【作用】前記手段を採ることに依って、本発明の電界効
果半導体装置では、ゲート電極に於けるショットキ接合
部分の面積が約１０〔％〕〜５０〔％〕程度低減され、
従って、通常であればゲート容量も１０〔％〕〜５０〔
％〕少なくなり、遮断周波数が約１．１〜２倍程度増加
して高性能化されるものである。
果半導体装置では、ゲート電極に於けるショットキ接合
部分の面積が約１０〔％〕〜５０〔％〕程度低減され、
従って、通常であればゲート容量も１０〔％〕〜５０〔
％〕少なくなり、遮断周波数が約１．１〜２倍程度増加
して高性能化されるものである。
【００１４】
【実施例】図１乃至図８は本発明一実施例を解説する為
の工程要所に於ける電界効果半導体装置の要部切断側面
図、そして、図９は同じく要部平面図を表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、各要部切断
側面図は図９に見られる線Ｘ−Ｘに沿って切断したもの
である。
の工程要所に於ける電界効果半導体装置の要部切断側面
図、そして、図９は同じく要部平面図を表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、各要部切断
側面図は図９に見られる線Ｘ−Ｘに沿って切断したもの
である。
【００１５】図１及び図９参照
１−（１）有機金属化学気相堆積（ｍｅｔａｌｏｒｇａ
ｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅ
ｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を適用することに依
り、半絶縁性ＧａＡｓ基板１１上にノンドープＧａＡｓ
層１２、ｎ＋ −ＡｌＧａＡｓ層１３、ｎ＋ −ＧａＡ
ｓ層１４を連続して成長させる。各半導体層に関する主
要なデータを例示すると次の通りである。 ■ ノンドープＧａＡｓ層１２について厚さ：１００
〔ｎｍ〕 ■ ｎ＋ −ＡｌＧａＡｓ層１３について不純物濃度
：３×１０１７〔ｃｍ−３〕厚さ：３０〔ｎｍ〕 ■ ｎ＋ −ＧａＡｓ層１４について不純物濃度：３
×１０１７〔ｃｍ−３〕厚さ：３０〔ｎｍ〕 １−（２）リソグラフィ技術に於けるレジスト・プロセ
ス及びイオン注入法を適用することに依り、酸素イオン
を選択的に打ち込み、素子間分離領域（図示せず）を形
成する。 １−（３）リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着法、リフト・オフ法を適用することに依り
、ソース電極１５及びドレイン電極１６を形成する。
ｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅ
ｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を適用することに依
り、半絶縁性ＧａＡｓ基板１１上にノンドープＧａＡｓ
層１２、ｎ＋ −ＡｌＧａＡｓ層１３、ｎ＋ −ＧａＡ
ｓ層１４を連続して成長させる。各半導体層に関する主
要なデータを例示すると次の通りである。 ■ ノンドープＧａＡｓ層１２について厚さ：１００
〔ｎｍ〕 ■ ｎ＋ −ＡｌＧａＡｓ層１３について不純物濃度
：３×１０１７〔ｃｍ−３〕厚さ：３０〔ｎｍ〕 ■ ｎ＋ −ＧａＡｓ層１４について不純物濃度：３
×１０１７〔ｃｍ−３〕厚さ：３０〔ｎｍ〕 １−（２）リソグラフィ技術に於けるレジスト・プロセ
ス及びイオン注入法を適用することに依り、酸素イオン
を選択的に打ち込み、素子間分離領域（図示せず）を形
成する。 １−（３）リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着法、リフト・オフ法を適用することに依り
、ソース電極１５及びドレイン電極１６を形成する。
【００１６】図２及び図９参照
２−（１）通常のリソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、ポジ型レジスト膜１７
を形成してから露光及び現像を行って、有効ゲート幅Ｓ
Ｇ内にゲート長ＬＧ以上の長さをもつフォト・レジスト
・パターンをゲート幅方向に直交するライン・アンド・
スペース状となるよう形成する。
プロセスを適用することに依り、ポジ型レジスト膜１７
を形成してから露光及び現像を行って、有効ゲート幅Ｓ
Ｇ内にゲート長ＬＧ以上の長さをもつフォト・レジスト
・パターンをゲート幅方向に直交するライン・アンド・
スペース状となるよう形成する。
【００１７】図３参照
３−（１）エッチング・ガスをＣＣｌ２ Ｆ２ ＋Ｈｅ
とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用するこ
とに依り、レジスト膜１７をマスクとしてｎ＋ ＧａＡ
ｓ層１４の選択的エッチングを行う。前記条件でｎ＋
ＧａＡｓ層１４のエッチングを行った場合、そのエッチ
ングの進行は下地のｎ＋ＡｌＧａＡｓ層１３の表面で自
動的に停止させることができる。
とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用するこ
とに依り、レジスト膜１７をマスクとしてｎ＋ ＧａＡ
ｓ層１４の選択的エッチングを行う。前記条件でｎ＋
ＧａＡｓ層１４のエッチングを行った場合、そのエッチ
ングの進行は下地のｎ＋ＡｌＧａＡｓ層１３の表面で自
動的に停止させることができる。
【００１８】図４参照
４−（１）溶液中に浸漬してレジスト膜１７の溶解・除
去を行う。これに依って、レジスト膜１７と同じパター
ン、即ち、ゲート領域でライン・アンド・スペース状に
なったｎ＋ −ＧａＡｓ層１４が得られる。
去を行う。これに依って、レジスト膜１７と同じパター
ン、即ち、ゲート領域でライン・アンド・スペース状に
なったｎ＋ −ＧａＡｓ層１４が得られる。
【００１９】図５参照
５−（１）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ２ か
らなる絶縁膜２０を形成する。尚、絶縁膜２０は厚く形
成したので、その表面は平坦化される。
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば１００〔ｎｍ〕のＳｉＯ２ か
らなる絶縁膜２０を形成する。尚、絶縁膜２０は厚く形
成したので、その表面は平坦化される。
【００２０】図６参照
６−（１）エッチング・ガスをＣＨＦ３ とするＲＩＥ
法を適用することに依り、絶縁膜２０の全面エッチング
を行い、ｎ＋ −ＧａＡｓ膜１４の頂面が表出された時
点で停止する。
法を適用することに依り、絶縁膜２０の全面エッチング
を行い、ｎ＋ −ＧａＡｓ膜１４の頂面が表出された時
点で停止する。
【００２１】図７参照
７−（１）通常のリソグラフィ技術に於けるレジスト・
プロセスを適用することに依ってポジ型レジスト膜を形
成し、次いで、露光及び現像を行って所定のゲート長を
有するゲート・パターンを形成する。 ７−（２）エッチング・ガスをＣＣｌ２ Ｆ２ ＋Ｈｅ
とするＲＩＥ法を適用することに依り、ｎ＋ −ＧａＡ
ｓ膜１４を選択的にエッチングする。この工程を経るこ
とに依って、ゲート領域でライン・アンド・スペース状
になった絶縁膜２０が現れる。
プロセスを適用することに依ってポジ型レジスト膜を形
成し、次いで、露光及び現像を行って所定のゲート長を
有するゲート・パターンを形成する。 ７−（２）エッチング・ガスをＣＣｌ２ Ｆ２ ＋Ｈｅ
とするＲＩＥ法を適用することに依り、ｎ＋ −ＧａＡ
ｓ膜１４を選択的にエッチングする。この工程を経るこ
とに依って、ゲート領域でライン・アンド・スペース状
になった絶縁膜２０が現れる。
【００２２】図８及び図９参照
８−（１）前記工程７−（１）で形成したポジ型レジス
ト膜を残した状態で真空蒸着法及びリフト・オフ法を適
用することに依り、例えばＡｌからなるゲート電極２３
を形成する。図９に見られる絶縁膜２０間を指示する記
号２０Ａは前記工程７−（２）に於いてｎ＋ −ＧａＡ
ｓ層１４をエッチングすることで得られた空所であり、
ゲート電極２３はこの空所２０Ａ内でのみ下地のｎ＋
−ＡｌＧａＡｓ層１３とコンタクトしてショットキ接合
を生成している。
ト膜を残した状態で真空蒸着法及びリフト・オフ法を適
用することに依り、例えばＡｌからなるゲート電極２３
を形成する。図９に見られる絶縁膜２０間を指示する記
号２０Ａは前記工程７−（２）に於いてｎ＋ −ＧａＡ
ｓ層１４をエッチングすることで得られた空所であり、
ゲート電極２３はこの空所２０Ａ内でのみ下地のｎ＋
−ＡｌＧａＡｓ層１３とコンタクトしてショットキ接合
を生成している。
【００２３】このようにして作成された電界効果トラン
ジスタに於けるゲート容量が単純には通常の５０〔％〕
程度になることは容易に理解されよう。
ジスタに於けるゲート容量が単純には通常の５０〔％〕
程度になることは容易に理解されよう。
【００２４】図１０乃至図１４及び図１５乃至図１９は
本発明に依る他の実施例を解説する為の工程要所に於け
る電界効果半導体装置の要部切断側面図、そして、図２
０は同じく要部平面図を表し、以下、これ等の図を参照
しつつ詳細に説明する。尚、図１０乃至図１４に見られ
る要部切断側面図は図２０に見られる線Ｙ１−Ｙ１に沿
って切断したものであり、また、図１５乃至図１９に見
られる要部切断側面図は図２０に見られる線Ｙ２−Ｙ２
に沿って切断したものである。
本発明に依る他の実施例を解説する為の工程要所に於け
る電界効果半導体装置の要部切断側面図、そして、図２
０は同じく要部平面図を表し、以下、これ等の図を参照
しつつ詳細に説明する。尚、図１０乃至図１４に見られ
る要部切断側面図は図２０に見られる線Ｙ１−Ｙ１に沿
って切断したものであり、また、図１５乃至図１９に見
られる要部切断側面図は図２０に見られる線Ｙ２−Ｙ２
に沿って切断したものである。
【００２５】本実施例は、図１乃至図９について説明し
た実施例に於けるゲート電極２３を横断面がＴ型となる
ように形成する為のプロセス技術に関するものであり、
ゲート電極２３をパターニングするに際し、少なくとも
二層以上のポジ型フォト・レジストを用いることを基本
としているが、前記工程７−（２）までは全く同じであ
るから、その次の段階から説明することにする。尚、図
１乃至図９に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
た実施例に於けるゲート電極２３を横断面がＴ型となる
ように形成する為のプロセス技術に関するものであり、
ゲート電極２３をパターニングするに際し、少なくとも
二層以上のポジ型フォト・レジストを用いることを基本
としているが、前記工程７−（２）までは全く同じであ
るから、その次の段階から説明することにする。尚、図
１乃至図９に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
【００２６】図１０及び図１５参照
１０−（１）リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、全面に低感度ポジ型レジス
ト（例えばＺＣＭＲ−１００：（株）ゼオン）膜２４及
び高感度ポジ型レジスト（例えばＥＢＲ−９：東レ）膜
２５を形成する。
セスを適用することに依り、全面に低感度ポジ型レジス
ト（例えばＺＣＭＲ−１００：（株）ゼオン）膜２４及
び高感度ポジ型レジスト（例えばＥＢＲ−９：東レ）膜
２５を形成する。
【００２７】図１１及び図１６参照
１１−（１）電子ビーム（ｅｌｅｃｔｒｏｎ ｂｅａ
ｍ：ＥＢ）露光法を適用し、レジスト膜２５及び２４に
ゲート・パターンの露光を行うのであるが、図示されて
いるように、ゲート長方向の中心部分ではドーズ量を高
く、且つ、端部分ではドーズ量を低くして露光する。
ｍ：ＥＢ）露光法を適用し、レジスト膜２５及び２４に
ゲート・パターンの露光を行うのであるが、図示されて
いるように、ゲート長方向の中心部分ではドーズ量を高
く、且つ、端部分ではドーズ量を低くして露光する。
【００２８】図１２及び図１７参照
１２−（１）露光されたレジスト膜２５及び２４の現像
を行うと、レジスト膜２５には幅が広い開口２５Ａが、
また、レジスト膜２４には幅が狭い開口２４Ａが生成さ
れる。
を行うと、レジスト膜２５には幅が広い開口２５Ａが、
また、レジスト膜２４には幅が狭い開口２４Ａが生成さ
れる。
【００２９】図１３及び図１８参照
１３−（１）真空蒸着法を適用することに依り、例えば
アルミニウム（Ａｌ）の蒸着を行って厚さ例えば５００
〔ｎｍ〕のゲート金属膜を形成する。
アルミニウム（Ａｌ）の蒸着を行って厚さ例えば５００
〔ｎｍ〕のゲート金属膜を形成する。
【００３０】図１４、図１９、図２０参照１４−（１）
全体を溶液中に浸漬してフォト・レジスト膜２５及び２
４を溶解し、その上に被着されているゲート金属膜と共
に除去する。これに依って、所謂、リフト・オフ法が実
施され、Ｔ型のゲート電極２３′が得られる。
全体を溶液中に浸漬してフォト・レジスト膜２５及び２
４を溶解し、その上に被着されているゲート金属膜と共
に除去する。これに依って、所謂、リフト・オフ法が実
施され、Ｔ型のゲート電極２３′が得られる。
【００３１】このようにして作成された電界効果半導体
装置は、ゲート電極２３の切断面がＴ型になっていて、
断面積が大きいので、ゲート抵抗を低減することができ
る。
装置は、ゲート電極２３の切断面がＴ型になっていて、
断面積が大きいので、ゲート抵抗を低減することができ
る。
【００３２】図２１は本発明に依る更に他の実施例を解
説する為の工程要所に於ける電界効果半導体装置の要部
平面図、そして、図２２乃至図２７図は同じく要部切断
側面図を表し、以下、これ等の図を参照しつつ詳細に説
明する。尚、図２２乃至図２７に見られる要部切断側面
図は図２１に見られる線Ｙ−Ｙに沿って切断したもので
ある。
説する為の工程要所に於ける電界効果半導体装置の要部
平面図、そして、図２２乃至図２７図は同じく要部切断
側面図を表し、以下、これ等の図を参照しつつ詳細に説
明する。尚、図２２乃至図２７に見られる要部切断側面
図は図２１に見られる線Ｙ−Ｙに沿って切断したもので
ある。
【００３３】本発明は、図１乃至図９について説明した
実施例に於いて、ソース電極１５並びにドレイン電極１
６を形成した後、全体を絶縁膜で覆い、その絶縁膜に開
口を形成し、その開口内にゲート電極を形成するもので
あり、前記工程１−（３）までは全く同じであるから、
その次の段階から説明することとし、また、絶縁膜に開
口を形成した後は、そこに図１乃至図９について説明し
た実施例、或いは、図１０乃至図２０について説明した
実施例と同様にしてゲート電極を形成すれば良いので、
その工程は省略してある。尚、図１乃至図９及び図１０
乃至図２０に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
実施例に於いて、ソース電極１５並びにドレイン電極１
６を形成した後、全体を絶縁膜で覆い、その絶縁膜に開
口を形成し、その開口内にゲート電極を形成するもので
あり、前記工程１−（３）までは全く同じであるから、
その次の段階から説明することとし、また、絶縁膜に開
口を形成した後は、そこに図１乃至図９について説明し
た実施例、或いは、図１０乃至図２０について説明した
実施例と同様にしてゲート電極を形成すれば良いので、
その工程は省略してある。尚、図１乃至図９及び図１０
乃至図２０に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
【００３４】図２２参照
２２−（１）ＣＶＤ法を適用することに依り、厚さ例え
ば１００〔ｎｍ〕のＳｉＯ２ からなる絶縁膜２６を形
成する。
ば１００〔ｎｍ〕のＳｉＯ２ からなる絶縁膜２６を形
成する。
【００３５】図２３参照
２３−（１）リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依ってポジ型レジスト膜２７を形
成する。
セスを適用することに依ってポジ型レジスト膜２７を形
成する。
【００３６】図２４参照
２４−（１）ＥＢ露光法を適用することに依り、ポジ型
レジスト膜２７にゲート・パターンの露光を行う。
レジスト膜２７にゲート・パターンの露光を行う。
【００３７】図２５参照
２５−（１）露光されたポジ型レジスト膜２７の現像を
行うと開口２７Ａが生成される。
行うと開口２７Ａが生成される。
【００３８】図２６参照
２６−（１）エッチング・ガスをＣＨＦ３ とするＲＩ
Ｅ法を適用することに依り、ポジ型レジスト膜２７をマ
スクとして絶縁膜２６の選択的エッチングを行って開口
２６Ａを形成する。
Ｅ法を適用することに依り、ポジ型レジスト膜２７をマ
スクとして絶縁膜２６の選択的エッチングを行って開口
２６Ａを形成する。
【００３９】図２１及び図２７参照
２７−（１）全体を溶液中に浸漬してポジ型フォト・レ
ジスト膜２７の溶解除去を行う。 ２７−（２）この後、図１乃至図９について説明した実
施例、或いは、図１０乃至図２０について説明した実施
例と同様な工程を経て電界効果トランジスタを完成させ
る。図２１乃至図２７について説明した実施例では、絶
縁膜２６をゲート・パターンで開口しているのであるが
、このようにすると、最初にゲート長を決めることがで
きる為、ゲート電極長を大きめにしても実際のゲート長
は最初のゲート長で決まってしまうから、ゲート抵抗が
大きくならないようにするのに有効であり、また、絶縁
膜を窒化膜にすると、それのみを選択的に残すことが可
能となり、プロセス・マージンが大きくなる。
ジスト膜２７の溶解除去を行う。 ２７−（２）この後、図１乃至図９について説明した実
施例、或いは、図１０乃至図２０について説明した実施
例と同様な工程を経て電界効果トランジスタを完成させ
る。図２１乃至図２７について説明した実施例では、絶
縁膜２６をゲート・パターンで開口しているのであるが
、このようにすると、最初にゲート長を決めることがで
きる為、ゲート電極長を大きめにしても実際のゲート長
は最初のゲート長で決まってしまうから、ゲート抵抗が
大きくならないようにするのに有効であり、また、絶縁
膜を窒化膜にすると、それのみを選択的に残すことが可
能となり、プロセス・マージンが大きくなる。
【００４０】
【発明の効果】本発明に依る半導体装置並びにその製造
方法に於いては、ゲート長方向に延在し、且つ、有効ゲ
ート幅内に亙って間隙をおいて絶縁膜を繰り返し形成し
、該絶縁膜上も含めてゲート幅方向に延在し、且つ、該
間隙において下地である化合物半導体からなる活性領域
にコンタクトするゲート電極を形成してある。
方法に於いては、ゲート長方向に延在し、且つ、有効ゲ
ート幅内に亙って間隙をおいて絶縁膜を繰り返し形成し
、該絶縁膜上も含めてゲート幅方向に延在し、且つ、該
間隙において下地である化合物半導体からなる活性領域
にコンタクトするゲート電極を形成してある。
【００４１】前記構成を採ることに依って、本発明の電
界効果半導体装置では、ゲート電極に於けるショットキ
接合部分の面積が約１０〔％〕〜５０〔％〕程度低減さ
れ、従って、通常であればゲート容量も１０〔％〕〜５
０〔％〕少なくなり、遮断周波数が約１．１〜２倍程度
増加して高性能化されるものである。
界効果半導体装置では、ゲート電極に於けるショットキ
接合部分の面積が約１０〔％〕〜５０〔％〕程度低減さ
れ、従って、通常であればゲート容量も１０〔％〕〜５
０〔％〕少なくなり、遮断周波数が約１．１〜２倍程度
増加して高性能化されるものである。
【図１】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図２】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図３】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図４】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図５】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図６】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図７】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図８】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部切断側面図である。
果半導体装置の要部切断側面図である。
【図９】実施例を解説する為の工程要所に於ける電界効
果半導体装置の要部平面図である。
果半導体装置の要部平面図である。
【図１０】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１１】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１２】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１３】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１４】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１５】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１６】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１７】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１８】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図１９】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２０】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部平面図である。
電界効果半導体装置の要部平面図である。
【図２１】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部平面図である。
電界効果半導体装置の要部平面図である。
【図２２】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２３】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２４】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２５】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２６】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２７】他の実施例を解説する為の工程要所に於ける
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図２８】従来の技術を説明する為の工程要所に於ける
電界効果トランジスタの要部切断側面図である。
電界効果トランジスタの要部切断側面図である。
【図２９】従来の技術を説明する為の工程要所に於ける
電界効果トランジスタの要部切断側面図である。
電界効果トランジスタの要部切断側面図である。
【図３０】従来の技術を説明する為の工程要所に於ける
電界効果トランジスタの要部切断側面図である。
電界効果トランジスタの要部切断側面図である。
１１ 半絶縁性ＧａＡｓ基板
１２ ノンドープＧａＡｓ層
１３ ｎ＋ −ＡｌＧａＡｓ層
１４ ｎ＋ −ＧａＡｓ層
１５ ソース電極
１６ ドレイン電極
１７ ポジ型・レジスト膜
２０ 絶縁膜
２０Ａ 空所
２３ ゲート電極
２３′ 切断面がＴ型であるゲート電極２４ レジ
スト膜 ２４Ａ 開口 ２５ レジスト膜 ２５Ａ 開口 ２６ 絶縁膜 ２７ ポジ型レジスト膜 ２７Ａ 開口
スト膜 ２４Ａ 開口 ２５ レジスト膜 ２５Ａ 開口 ２６ 絶縁膜 ２７ ポジ型レジスト膜 ２７Ａ 開口
Claims (4)
- 【請求項１】ゲート長方向に延在し、且つ、少なくとも
有効ゲート幅内に亙って間隙をおいて繰り返し形成され
た絶縁膜と、該絶縁膜上も含めてゲート幅方向に延在し
、且つ、該間隙において下地である化合物半導体からな
る活性領域にコンタクトするゲート電極とを備えてなる
ことを特徴とする半導体装置。 - 【請求項２】半絶縁性ＧａＡｓ基板上に少なくともノン
ドープＧａＡｓ層とｎ＋ −ＡｌＧａＡｓ層とｎ＋ −
ＧａＡｓ層とを順に成長させてから素子間分離領域を形
成する工程と、次いで、ゲート形成予定部分に於けるゲ
ート長方向に延在し、且つ、少なくとも有効ゲート幅内
に亙って間隙をおいて繰り返し位置するパターンをもつ
レジスト膜を形成する工程と、次いで、該レジスト膜を
マスクとして該ｎ＋ −ＧａＡｓ層の選択的エッチング
を行ってから該レジスト膜を除去する工程と、次いで、
絶縁膜を形成してから該ｎ＋ −ＧａＡｓ層の頂面が表
出するまで全面エッチングを行って該ｎ＋ −ＧａＡｓ
層に囲まれた絶縁膜を残す工程と、次いで、レジスト膜
にてゲート電極形成予定部分にゲート・パターンを形成
してから表出されているｎ＋ −ＧａＡｓ層を選択的に
エッチングして空所を形成する工程と、次いで、ゲート
金属膜を形成してからリフト・オフに依るパターニング
を行ってゲート電極を形成する工程とが含まれてなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】少なくとも二層以上のレジスト膜を用いて
ゲート電極形成予定部分に表面側で幅が広く且つ基板側
で幅が狭いゲート・パターンを形成してから表出されて
いるｎ＋ −ＧａＡｓ層を選択的にエッチングして空所
を形成する工程と、次いで、ゲート金属膜を形成してか
らリフト・オフに依るパターニングを行って切断面がＴ
型であるゲート電極を形成する工程とが含まれてなるこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】活性領域上にソース電極並びにドレイン電
極を形成した後に全面に絶縁膜を形成する工程と、次い
で、ゲート形成予定部分の該絶縁膜を選択的にエッチン
グしてゲート・パターンの開口を形成する工程と、次い
で、該ゲート・パターンの開口内にゲート電極を形成す
る工程とが含まれてなることを特徴とする請求項２或い
は請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042491A JPH04291931A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042491A JPH04291931A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291931A true JPH04291931A (ja) | 1992-10-16 |
Family
ID=13717906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8042491A Withdrawn JPH04291931A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
-
1991
- 1991-03-20 JP JP8042491A patent/JPH04291931A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |