JPS60195952A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60195952A JPS60195952A JP59050949A JP5094984A JPS60195952A JP S60195952 A JPS60195952 A JP S60195952A JP 59050949 A JP59050949 A JP 59050949A JP 5094984 A JP5094984 A JP 5094984A JP S60195952 A JPS60195952 A JP S60195952A
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- package
- cobalt
- gold
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
- H10W76/12—Containers or parts thereof characterised by their shape
- H10W76/15—Containers comprising an insulating or insulated base
- H10W76/157—Containers comprising an insulating or insulated base having interconnections parallel to the insulating or insulated base
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の電極形成に適用して有効な技術
に関するものである。
に関するものである。
電子機器の小屋化の傾向に伴ない、高密度実装に適した
り一ドレスタイプのいわゆるチップキャリア型半導体装
置の需要が、今後一段と増加していくものと考えら終る
。
り一ドレスタイプのいわゆるチップキャリア型半導体装
置の需要が、今後一段と増加していくものと考えら終る
。
セラミックパッケージからなるチップキャリア型半導体
装置は、パッケージ基板のキャビティ底部に金−シリコ
ン共晶等でベレットを取り付け、該ペレットのポンディ
フグパッドとパッケージの内部電極とを金等のワイヤー
を用いて電気的接続を行なった後、該パッケージ基板と
キャップとを銀ろ５材を用い【接着することにより、内
部を気密封止して形成することができるものである。
装置は、パッケージ基板のキャビティ底部に金−シリコ
ン共晶等でベレットを取り付け、該ペレットのポンディ
フグパッドとパッケージの内部電極とを金等のワイヤー
を用いて電気的接続を行なった後、該パッケージ基板と
キャップとを銀ろ５材を用い【接着することにより、内
部を気密封止して形成することができるものである。
また、前記半導体装置の外部電極は、牛田付実装を行な
えるように、パッケージ上面に直接被着されているいわ
、ゆる印刷導体（メタライズ）層上（第１層としてニッ
ケルを、第２層として金を、めっき等の方法で被着して
形成することができる（特開昭５：ａ−３６４６８号公
報）。
えるように、パッケージ上面に直接被着されているいわ
、ゆる印刷導体（メタライズ）層上（第１層としてニッ
ケルを、第２層として金を、めっき等の方法で被着して
形成することができる（特開昭５：ａ−３６４６８号公
報）。
ところで、前記の如き半導体装置では、融点の低い銀ろ
う材を用いているのでパッケージを比較的低温で行なう
ことができるという利点がある反面、ろう材が金、＃！
を主成分としているため非常に高価にならざるを得ない
という欠点がある。
う材を用いているのでパッケージを比較的低温で行なう
ことができるという利点がある反面、ろう材が金、＃！
を主成分としているため非常に高価にならざるを得ない
という欠点がある。
そこで、パッケージの封止剤として安価な低融点ガラス
を用いることにより、チップキャリア型パッケージから
なる半導体装置のコスト低減を図ることが考えられる。
を用いることにより、チップキャリア型パッケージから
なる半導体装置のコスト低減を図ることが考えられる。
しかし、低融点ガラスを用いてパッケージを気密封止す
るため罠は、パッケージ基板とキャップとの間に低融点
ガラスを介在させた状態で、一定時間高温、たとえば４
５０℃に加熱処理をする必要がある。
るため罠は、パッケージ基板とキャップとの間に低融点
ガラスを介在させた状態で、一定時間高温、たとえば４
５０℃に加熱処理をする必要がある。
ところが、前記のような加熱処理を行なう場合は、パッ
ケージの前記ニッケルおよび金の２層からなる外部電極
は、特に金属が薄（形成されている場合は、半田付性が
低下するため、半導体装置を半田を用いて実装すること
ができなくなるという問題が本発明者により見い出され
た。これは、金層が薄いため該金層を通して内側のニッ
ケルが酸化されること、またはニッケルと金との合金化
が進み表面に達したニッケルが酸化されることが主な原
因であると考えられる。
ケージの前記ニッケルおよび金の２層からなる外部電極
は、特に金属が薄（形成されている場合は、半田付性が
低下するため、半導体装置を半田を用いて実装すること
ができなくなるという問題が本発明者により見い出され
た。これは、金層が薄いため該金層を通して内側のニッ
ケルが酸化されること、またはニッケルと金との合金化
が進み表面に達したニッケルが酸化されることが主な原
因であると考えられる。
従って、前記問題は表面金層を厚く形成することにより
解決できるものであるが、金層な厚くするということは
、必然的に半導体装置のコスト上昇という問題を招来す
ることＫなる。
解決できるものであるが、金層な厚くするということは
、必然的に半導体装置のコスト上昇という問題を招来す
ることＫなる。
本発明の目的は、セラミックパッケージからなるチップ
キャリア型半導体装置の信頼性向上に適用して有効な技
術を提供することにある。
キャリア型半導体装置の信頼性向上に適用して有効な技
術を提供することにある。
本発明の他の目的は、信頼性の高い前記半導体装置の電
極形成に適用して有効な技術を提供することにある。
極形成に適用して有効な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、メタライズ層上に第１層としてコバルトまた
はコバルトを主成分とする合金を被着し、第２層として
貴金属を被着して半導体装置の電極を形成することＫよ
り、該半導体装置をパッケージのガラス封止温度に加熱
処理を行なっても、第１層と第２層との金属間の反応が
抑制されるために前記２層構造を保持することができる
ことより、該電極の酸化等による半田付性の低下を防止
でき、ひいては前記目的を達成するものである。
はコバルトを主成分とする合金を被着し、第２層として
貴金属を被着して半導体装置の電極を形成することＫよ
り、該半導体装置をパッケージのガラス封止温度に加熱
処理を行なっても、第１層と第２層との金属間の反応が
抑制されるために前記２層構造を保持することができる
ことより、該電極の酸化等による半田付性の低下を防止
でき、ひいては前記目的を達成するものである。
〔実施例１〕
図は、本発明による実施例１であるチップキャリア型半
導体装置を、そのほぼ中心を通る面における断面図で示
したものである。
導体装置を、そのほぼ中心を通る面における断面図で示
したものである。
本実施例１０半導体装置は、セラミックからなるパッケ
ージ基板１のキャビティ２の底部にペレット３を金−シ
リコン共晶等のろう材４で取り付け、該ペレットのポン
ディングパッド５と内部電極６とを金等のワイヤ７で電
気的に接続した後、パッケージ基板封止部にセラミック
製キ゛ヤップ８を低融点ガラス９を介して接着してキャ
ビティ２を気密封止することにより、完成されてなるも
のである。
ージ基板１のキャビティ２の底部にペレット３を金−シ
リコン共晶等のろう材４で取り付け、該ペレットのポン
ディングパッド５と内部電極６とを金等のワイヤ７で電
気的に接続した後、パッケージ基板封止部にセラミック
製キ゛ヤップ８を低融点ガラス９を介して接着してキャ
ビティ２を気密封止することにより、完成されてなるも
のである。
なお、本実施例１０半導体装置の特徴は、パッケージ基
板１′の表面に（一部は該基板１に埋設されている）タ
ングステン等の高融点金属を被着して形成されているメ
タライズ層１０の上面に、第１層１１としてコバルトな
被着し、該コバルト上面に第２層１２として金を被着す
ることにより、２層からなる内部電極６および外部電極
１３を形成したことにある。
板１′の表面に（一部は該基板１に埋設されている）タ
ングステン等の高融点金属を被着して形成されているメ
タライズ層１０の上面に、第１層１１としてコバルトな
被着し、該コバルト上面に第２層１２として金を被着す
ることにより、２層からなる内部電極６および外部電極
１３を形成したことにある。
すなわち、前記２層構造の電極とすることＫより、低融
点ガラスの軟化温度、たとえば４５０℃まで加熱して、
パッケージの気密封止を行なうことにより半導体装置を
形成した場合であっても、該半導体装置の外部電極は極
めて半田付性が良く、容易に半田付実装を行なうことが
できるものである。これは、４５０℃の高温においても
、前記電極材料であるコバルトと金とは反応性が乏しい
ために、はとんど金属間化合物等の合金を形成すること
なく、電極形成初期の２層構造を保持していることによ
ると考えられる。
点ガラスの軟化温度、たとえば４５０℃まで加熱して、
パッケージの気密封止を行なうことにより半導体装置を
形成した場合であっても、該半導体装置の外部電極は極
めて半田付性が良く、容易に半田付実装を行なうことが
できるものである。これは、４５０℃の高温においても
、前記電極材料であるコバルトと金とは反応性が乏しい
ために、はとんど金属間化合物等の合金を形成すること
なく、電極形成初期の２層構造を保持していることによ
ると考えられる。
なお、本実施例１の半導体装置の電極は、通常の方法で
製造されたパッケージ基板１のメタライズ層１０に、た
とえば電気めっき法又は無電解めっき法でコバルトおよ
び金を順次被着することにより容易に形成することがで
きるものである。
製造されたパッケージ基板１のメタライズ層１０に、た
とえば電気めっき法又は無電解めっき法でコバルトおよ
び金を順次被着することにより容易に形成することがで
きるものである。
〔実施例２〕
本発明による実施例２である半導体装置は、前記実施例
１０半導体装置とほぼ同一のもので、電極のみ異なるも
のである。
１０半導体装置とほぼ同一のもので、電極のみ異なるも
のである。
すなわち、本実施例２の半導体装置は、電極の第１層１
１を銅、第２層１２を銀で形成したものである。
１を銅、第２層１２を銀で形成したものである。
このように、第２層を銀で形成した場合であっても、前
記実施例１とはぼ同様の効果を得られ、また、はぼ同様
な方法で形成することができるものである。
記実施例１とはぼ同様の効果を得られ、また、はぼ同様
な方法で形成することができるものである。
前記の如く電極を銅と銀との２層構造とすることにより
、該電極を備えたパッケージ基板を用いて、ガラス封止
をして半導体装置を完成せしめた場合は、ガラス封止温
度である約４５０℃において、銅と銀との界面のみに化
学的に安定な合金層が形成されるものと考えられ、それ
故全体にわたる合金が形成されにくいので、電極表面が
酸化されることによる半田付性の低下を防止できるもの
と考えられる。
、該電極を備えたパッケージ基板を用いて、ガラス封止
をして半導体装置を完成せしめた場合は、ガラス封止温
度である約４５０℃において、銅と銀との界面のみに化
学的に安定な合金層が形成されるものと考えられ、それ
故全体にわたる合金が形成されにくいので、電極表面が
酸化されることによる半田付性の低下を防止できるもの
と考えられる。
（１） セラミックパッケージからなるチップキャリア
屋半導体装置において、電極部をパンケージ上面に被着
形成されているメタライズ層上に、第１層としてコバル
ト、銅またはそれぞれを主成分とする合金な被着し、第
２層として貴金属を被着して形成することにより、前記
金属と貴金属とは、高温度においても合金が形成されに
くいので、パッケージを低融点ガラスで気密封止するた
めに、該パッケージを加熱処理しても、はぼ前記２層構
造を保持した電極を備えた半導体装置を提供することが
できる。
屋半導体装置において、電極部をパンケージ上面に被着
形成されているメタライズ層上に、第１層としてコバル
ト、銅またはそれぞれを主成分とする合金な被着し、第
２層として貴金属を被着して形成することにより、前記
金属と貴金属とは、高温度においても合金が形成されに
くいので、パッケージを低融点ガラスで気密封止するた
めに、該パッケージを加熱処理しても、はぼ前記２層構
造を保持した電極を備えた半導体装置を提供することが
できる。
（２）前記（１）により、酸化を受けにくい電極を形成
することができるので、半田付実装が確実に行なうこと
が可能な半導体装置を提供するととができる。
することができるので、半田付実装が確実に行なうこと
が可能な半導体装置を提供するととができる。
（３）コバルトまたはコバルトを主成分とする合金と金
とは合金形成されにくいので、貴金属からなる第２層を
薄く形成することができる。
とは合金形成されにくいので、貴金属からなる第２層を
薄く形成することができる。
（４） 前記（２）および（３）より、信頼性の高い半
導体装置を安価に提供することができる。
導体装置を安価に提供することができる。
（５） 第１層を銅、第２層を銀で形成することにより
、信頼性の高い半導体装置をさらに安価に提供できる。
、信頼性の高い半導体装置をさらに安価に提供できる。
（６）第２層の貴金属として金を用いることにより、極
めて高い信頼性を備えた半導体装置を提供できる。
めて高い信頼性を備えた半導体装置を提供できる。
（７）第２層の貴金属として銀を用いることにより、信
頼性の高い半導体装置を安価に提供できる。
頼性の高い半導体装置を安価に提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもないＯ たとえば、電極の第１層としてはコバＡ／）と銅とにつ
いて説明したが、これに限るものでなく、それぞれの性
質が発現するコバルトまたは銅を主成分とする谷金であ
ってもよいことは言うまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもないＯ たとえば、電極の第１層としてはコバＡ／）と銅とにつ
いて説明したが、これに限るものでなく、それぞれの性
質が発現するコバルトまたは銅を主成分とする谷金であ
ってもよいことは言うまでもない。
また、第２層の貴金属も実施例に示したものに限るもの
でなく、たとえばパラジウム等の貴金属であってもよい
。
でなく、たとえばパラジウム等の貴金属であってもよい
。
なお、前記実施例では、内部電極と外部電極の両電極に
本発明を適用した。ものについて示したが、内部電極に
ついては、ワイヤボンディング示可能な電極であれば他
の材料または構造で形成したものであってもよい。
本発明を適用した。ものについて示したが、内部電極に
ついては、ワイヤボンディング示可能な電極であれば他
の材料または構造で形成したものであってもよい。
図は、本発明による実施例１である半導体装置を示す断
面図である。 １・・・パッケージ基板、２・・・キャピテイ、３・・
・ベレット、４・・・ろう材、５・・・ポンディングパ
ッド、６・・・内部電極、７・・・ワイヤ、８・・・キ
ャップ、９・・・低融点ガラス、１０・・・メタライズ
層、１１・・・第１層、１２・・・第２層、１３・・・
外部電極。 代理人 弁理士 高 橋 明 夫
面図である。 １・・・パッケージ基板、２・・・キャピテイ、３・・
・ベレット、４・・・ろう材、５・・・ポンディングパ
ッド、６・・・内部電極、７・・・ワイヤ、８・・・キ
ャップ、９・・・低融点ガラス、１０・・・メタライズ
層、１１・・・第１層、１２・・・第２層、１３・・・
外部電極。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １１、セラミ、ツクパッノージからなるチップキャリア
型半導体装置において、パッケージに形成されている電
極のうち少な、くとも外１部電擲がメタライズ層上に第
１１層としてコー（、ｙ：）も、しくは銅またはそれぞ
れを主成分とする合金大−着し１、該第１層上に第２層
として貴金属ｋｇして形成されている。こ１．とを管機
とする半導体装置・２．１ 貴金属が金であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、貴金属が銀である、午１．ζを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050949A JPS60195952A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050949A JPS60195952A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60195952A true JPS60195952A (ja) | 1985-10-04 |
Family
ID=12873071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050949A Pending JPS60195952A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60195952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356996A (ja) * | 1986-08-27 | 1988-03-11 | 京セラ株式会社 | 金の導電層を有する電子部品 |
-
1984
- 1984-03-19 JP JP59050949A patent/JPS60195952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356996A (ja) * | 1986-08-27 | 1988-03-11 | 京セラ株式会社 | 金の導電層を有する電子部品 |
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