JPS60198663A - デ−タ転送で御方式および回路 - Google Patents
デ−タ転送で御方式および回路Info
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- JPS60198663A JPS60198663A JP5385684A JP5385684A JPS60198663A JP S60198663 A JPS60198663 A JP S60198663A JP 5385684 A JP5385684 A JP 5385684A JP 5385684 A JP5385684 A JP 5385684A JP S60198663 A JPS60198663 A JP S60198663A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はそれぞれ固定長データと不定長データとからな
る複数のデータフレームの前記各データの転送順序を制
御するデータ転送制御回路に関する。
る複数のデータフレームの前記各データの転送順序を制
御するデータ転送制御回路に関する。
送信側と受信側との間での固定長データとこの固定長デ
ータに付加される可変長のデータ（以下不定長データと
称す）とからなるデータフレームの転送において、送信
側では各データフレームを連続的に順次送出し、一方、
受信側では固定長データを数データフレーム分だけ先に
受信して、固定長データと不定長データとの間の並べ換
えを行なうことがある。従来のこのようなデータ転送中
での並べ換えには送信側または受信側に編集のための大
容量記憶装置を必要とし、また、編集に多くの時間を要
するという欠点がある。
ータに付加される可変長のデータ（以下不定長データと
称す）とからなるデータフレームの転送において、送信
側では各データフレームを連続的に順次送出し、一方、
受信側では固定長データを数データフレーム分だけ先に
受信して、固定長データと不定長データとの間の並べ換
えを行なうことがある。従来のこのようなデータ転送中
での並べ換えには送信側または受信側に編集のための大
容量記憶装置を必要とし、また、編集に多くの時間を要
するという欠点がある。
本発明の目的は上述の欠点を除去したデータ転送制御回
路を提供することにある。
路を提供することにある。
本発明の回路は、それぞれ固定長データおよび不定長デ
ータの少なくとも一方を含む複数のデータフレームの前
記各データの転送順序を制御するデータ転送制御回路に
おいて、予め定めた数の記憶領域に分割され該予め定め
た数の前記データフレームを記憶できるバッファ記憶手
段と、前記データフレームが書き込まれるべき前記記憶
領域おびこの記憶領域内の記憶位置を指定する第１およ
び第２の記憶領域指定手段と、前記第１の記憶領域指定
手段によシ指定された前記領域内に記憶された前記固定
長データを読み出すための第１の読出し手段と、前記第
２の記憶領域指定手段によシ指定された前記領域内に記
憶された前記不定長データを読み出すための第２の読出
し手段と、前記第１および第２の読出し手段の動作順序
を制御する順序制御手段とを備えている〇 また、本発明の方式は、それぞれ固定長データおよび不
定長データのうちの少なくとも一方を含む複数のデータ
フレームの前記各データの転送を制御するデータ転送制
御方式において、予め定めた数の記憶領域に論理的に分
割されたバッファ記憶手段の各該記憶領域に各前記デー
タフレームを順次書き込み、これらの書き込まれたデー
タフレームの固定長データおよび不定長データを予め定
めた順序で前記バッファ記憶手段から読み出す。
ータの少なくとも一方を含む複数のデータフレームの前
記各データの転送順序を制御するデータ転送制御回路に
おいて、予め定めた数の記憶領域に分割され該予め定め
た数の前記データフレームを記憶できるバッファ記憶手
段と、前記データフレームが書き込まれるべき前記記憶
領域おびこの記憶領域内の記憶位置を指定する第１およ
び第２の記憶領域指定手段と、前記第１の記憶領域指定
手段によシ指定された前記領域内に記憶された前記固定
長データを読み出すための第１の読出し手段と、前記第
２の記憶領域指定手段によシ指定された前記領域内に記
憶された前記不定長データを読み出すための第２の読出
し手段と、前記第１および第２の読出し手段の動作順序
を制御する順序制御手段とを備えている〇 また、本発明の方式は、それぞれ固定長データおよび不
定長データのうちの少なくとも一方を含む複数のデータ
フレームの前記各データの転送を制御するデータ転送制
御方式において、予め定めた数の記憶領域に論理的に分
割されたバッファ記憶手段の各該記憶領域に各前記デー
タフレームを順次書き込み、これらの書き込まれたデー
タフレームの固定長データおよび不定長データを予め定
めた順序で前記バッファ記憶手段から読み出す。
次に本発明について図面を参照して詳細に説明する。第
１図はそれぞれ固定長データＸ１〜Ｘｎおよび不定長デ
ータＹ１〜Ｙｎのうちの少なくとも一方を含むｎ個のデ
ータフレームＤ１〜Ｄｎカラなるデータファイル１を示
す。第２図はデータＸ１〜ＸｎおよびＹ１〜Ｙｎの転送
順序に応じてデータを編集するための一時記憶回路とし
て用いる７レームバツ７ア２の内容を示し、４つのサブ
バッファ２８〜２ｄで構成されている。第３図は編集さ
れたデータファイル３を示す。
１図はそれぞれ固定長データＸ１〜Ｘｎおよび不定長デ
ータＹ１〜Ｙｎのうちの少なくとも一方を含むｎ個のデ
ータフレームＤ１〜Ｄｎカラなるデータファイル１を示
す。第２図はデータＸ１〜ＸｎおよびＹ１〜Ｙｎの転送
順序に応じてデータを編集するための一時記憶回路とし
て用いる７レームバツ７ア２の内容を示し、４つのサブ
バッファ２８〜２ｄで構成されている。第３図は編集さ
れたデータファイル３を示す。
第４図は本発明の一実施例を示すブロック図でめる。図
において、本実施例は、第１および第２のデータ処理装
置４および６と、転送制御回路５とから構成され、この
転送制御回路５は、４つの記憶領域（以下サブバッファ
と称す）２ａ〜２ｄに論理的に分割され固定長データと
不定長データとからなる４つのデータフレームを記憶で
きるフレームバッファ２（第２図参照）と、不定長デー
タの長さを示す不定長ピッ）Ｔを検出する不定長ビット
検出回路７と、４つのサブバッファ２８〜２ｄのうちの
１つの先頭アドレスを指定するバッファカウンタ８と、
バッファカウンタ８により指定されたサブバッファ内の
アドレスを指定するアドレスカウンタ９と、フレームバ
ッファ２かう出力されるデータフレーム中の不定長ビッ
トＴを検出する不定長ビット検出回路１０と、４つのサ
ブバッファ２８〜２ｄのうちの１つの先頭アドレスを指
定する固定長データ用バッファカウンタ１２および不定
長データ用バッファカウンタ１４と、それぞれ固定長デ
ータ用および不定長データ用バッファカウンタ１２およ
び１４によシ指定された各サブバッファ内のアドレスを
指定する固定長データ用および不定長データ用アドレス
カウンタ１３および１５と、バッファカウンタ１２およ
びアドレスカウンタ１３とバッファカウンタ１４および
アドレスカウンタ１５との動作順序をプはグラム等に基
づいて制御する順序制御回路１１とから構成されている
。
において、本実施例は、第１および第２のデータ処理装
置４および６と、転送制御回路５とから構成され、この
転送制御回路５は、４つの記憶領域（以下サブバッファ
と称す）２ａ〜２ｄに論理的に分割され固定長データと
不定長データとからなる４つのデータフレームを記憶で
きるフレームバッファ２（第２図参照）と、不定長デー
タの長さを示す不定長ピッ）Ｔを検出する不定長ビット
検出回路７と、４つのサブバッファ２８〜２ｄのうちの
１つの先頭アドレスを指定するバッファカウンタ８と、
バッファカウンタ８により指定されたサブバッファ内の
アドレスを指定するアドレスカウンタ９と、フレームバ
ッファ２かう出力されるデータフレーム中の不定長ビッ
トＴを検出する不定長ビット検出回路１０と、４つのサ
ブバッファ２８〜２ｄのうちの１つの先頭アドレスを指
定する固定長データ用バッファカウンタ１２および不定
長データ用バッファカウンタ１４と、それぞれ固定長デ
ータ用および不定長データ用バッファカウンタ１２およ
び１４によシ指定された各サブバッファ内のアドレスを
指定する固定長データ用および不定長データ用アドレス
カウンタ１３および１５と、バッファカウンタ１２およ
びアドレスカウンタ１３とバッファカウンタ１４および
アドレスカウンタ１５との動作順序をプはグラム等に基
づいて制御する順序制御回路１１とから構成されている
。
第４図において、第１のデータ処理装置４には、第１図
に示す送信側データファイル１が格納されている。不定
長ビット検出回路７は、まず、データフアイル１のデー
タフレームＤ１の固定長データＸ１から不定長データＹ
１のバイト数を示す不定長ビットＴを検出し、固定長デ
ータＸ１の後に続く不定長データＹ１のバイト数を解読
しアドレスカウンタ９に不定長データＹ１のバイト数を
セットする。バッファカウンタ８の内容はデータフレー
ム毎に更新され、４データフレーム毎にリセットされる
。
に示す送信側データファイル１が格納されている。不定
長ビット検出回路７は、まず、データフアイル１のデー
タフレームＤ１の固定長データＸ１から不定長データＹ
１のバイト数を示す不定長ビットＴを検出し、固定長デ
ータＸ１の後に続く不定長データＹ１のバイト数を解読
しアドレスカウンタ９に不定長データＹ１のバイト数を
セットする。バッファカウンタ８の内容はデータフレー
ム毎に更新され、４データフレーム毎にリセットされる
。
データフレームＤ１の不定長ビットの検出に応答して、
現在はサブバッファ２ａを指定する値がカウンタ８にセ
ットされているとする。データフレームＤ！のサブバッ
ファ２ａへの格納が完了し、次のデータフレームＤＩの
不定長ビットＴが検出回路７によシ検出されると、同様
に、不定長データＹ、のバイト数が解読されアドレスカ
ウンタ９がセットされる。また、バッファカウンタ８に
はサブバッファ２ｂを指定する値がセットされる。
現在はサブバッファ２ａを指定する値がカウンタ８にセ
ットされているとする。データフレームＤ！のサブバッ
ファ２ａへの格納が完了し、次のデータフレームＤＩの
不定長ビットＴが検出回路７によシ検出されると、同様
に、不定長データＹ、のバイト数が解読されアドレスカ
ウンタ９がセットされる。また、バッファカウンタ８に
はサブバッファ２ｂを指定する値がセットされる。
以下同様にデータフレームＤ３およびＤ４がそれぞれサ
ブバッファ２Ｃおよび２ｄに格納され、サブバッファ２
ｄに格納が完了すると、次のデータフレームからは再び
サブバッファ２ａから格納されていく。
ブバッファ２Ｃおよび２ｄに格納され、サブバッファ２
ｄに格納が完了すると、次のデータフレームからは再び
サブバッファ２ａから格納されていく。
データ処理装置６に、第３図に示すような順序で入力す
るためには以下のような動作が実行される。
るためには以下のような動作が実行される。
■データＸ型のバイト数およびサブバッファ２ａを指定
する値がそれぞれカウンタ１３および１２にセットされ
、順序制御回路１１はこのカウンタ１２および１３を動
作させ、データフレームＤ１のデータＸ１をフレームバ
ッファ２ａから出力させる。このとき出力される不定長
ピッ）Ｔが検出する値がそれぞれカウンタ１５および１
４にセットされる。
する値がそれぞれカウンタ１３および１２にセットされ
、順序制御回路１１はこのカウンタ１２および１３を動
作させ、データフレームＤ１のデータＸ１をフレームバ
ッファ２ａから出力させる。このとき出力される不定長
ピッ）Ｔが検出する値がそれぞれカウンタ１５および１
４にセットされる。
■データＸ１の転送完了後、データＸ鵞のバイト数およ
びサブバッファ２ｂを指定する直がそれぞれカウンタ１
３および１２にセットされ、制御回路１１はこのカウン
タ１２および１３を動作さセ、データＸｓを７レームバ
ツフア２ｂから出力させる。このとき出力されるデータ
Ｙ！のバイト数およびサブバッファ２ｂを指定する値が
制御回路１１内に設けた一時記憶部に格納される。
びサブバッファ２ｂを指定する直がそれぞれカウンタ１
３および１２にセットされ、制御回路１１はこのカウン
タ１２および１３を動作さセ、データＸｓを７レームバ
ツフア２ｂから出力させる。このとき出力されるデータ
Ｙ！のバイト数およびサブバッファ２ｂを指定する値が
制御回路１１内に設けた一時記憶部に格納される。
■データＸ２の転送完了後、制御回路１１はカウンタ１
４および１５を動作させ、データＹ１をフレームバッフ
ァ２ａから出力させる。
４および１５を動作させ、データＹ１をフレームバッフ
ァ２ａから出力させる。
■データＸ１の転送完了後、データＸ３のバイト数およ
びサブバッファ２Ｃを指定する値がそれぞれカウンタ１
３および１２にセットされ、制御回路１１はこのカウン
タ１２および１３を動作させ、データＸ３をサブバッフ
ァ２Ｃから出力させるとともに、前記一時記憶部に格納
されているデータＹ、のバイト数およびサブバッファ２
ｂを指定する値がそれぞれカウンタ１５および１４にセ
ットされる。さらに、検出回路１０で検出されるデータ
Ｙ３のバイト数およびサブバッファ２ｃを指定する値が
前記一時記憶部に格納される。
びサブバッファ２Ｃを指定する値がそれぞれカウンタ１
３および１２にセットされ、制御回路１１はこのカウン
タ１２および１３を動作させ、データＸ３をサブバッフ
ァ２Ｃから出力させるとともに、前記一時記憶部に格納
されているデータＹ、のバイト数およびサブバッファ２
ｂを指定する値がそれぞれカウンタ１５および１４にセ
ットされる。さらに、検出回路１０で検出されるデータ
Ｙ３のバイト数およびサブバッファ２ｃを指定する値が
前記一時記憶部に格納される。
■以下のデータの転送に対しても同様に、ステップ■お
よび■の動作を交互に繰シ返すことにより第３図に示す
ような転送が実行される。なお、第３図において、デー
タｘ、、ｘ、、ｘ、、ｘ！、およびＹ、の転送に対して
は、ステップ■〜■を適当に組合わせることによシ容易
に実行できる。
よび■の動作を交互に繰シ返すことにより第３図に示す
ような転送が実行される。なお、第３図において、デー
タｘ、、ｘ、、ｘ、、ｘ！、およびＹ、の転送に対して
は、ステップ■〜■を適当に組合わせることによシ容易
に実行できる。
以上、本発明には、固定長データと不定長データとを含
む複数のデータフレームの編集と転送とを同時にかつ高
速に実行できるという効果がある０
む複数のデータフレームの編集と転送とを同時にかつ高
速に実行できるという効果がある０
第１図は複数のデータフレームからなるデータファイル
を示す図、 ・ 第２図は編集用フレームバッファの内容を示す図、第３
図は編集されたデータファイルを示す図および第４図は
本発明の実施例を示すブロック図であるＯ 図において、１・・・・・・送信側のデータファイル、
２・・・・・・フレームバッファ、３・・・・・・受信
側のチータフアイル、４・・・・・・第１のデータ処理
装置、５・・・・・・データ転送制御回路、６・・・・
・・第２のデータ処理装置、７・・・・・・不定長ビッ
ト検出回路、８・・・・・・バッファカウンタ、９・・
・・・・アドレスカウンタ、１０・・・・・・不定長ビ
ット検出回路、１１・・・・・・順序制御回路、１２・
・・・・・バッファカウンタ、１３・・・・・・固定長
データアドレスカウンタ、１４・・・・・・バッファカ
ウンタ、１５・・・・・・不定長データアドレスカウン
タ、１６・・・８１図 躬２図 第３図
を示す図、 ・ 第２図は編集用フレームバッファの内容を示す図、第３
図は編集されたデータファイルを示す図および第４図は
本発明の実施例を示すブロック図であるＯ 図において、１・・・・・・送信側のデータファイル、
２・・・・・・フレームバッファ、３・・・・・・受信
側のチータフアイル、４・・・・・・第１のデータ処理
装置、５・・・・・・データ転送制御回路、６・・・・
・・第２のデータ処理装置、７・・・・・・不定長ビッ
ト検出回路、８・・・・・・バッファカウンタ、９・・
・・・・アドレスカウンタ、１０・・・・・・不定長ビ
ット検出回路、１１・・・・・・順序制御回路、１２・
・・・・・バッファカウンタ、１３・・・・・・固定長
データアドレスカウンタ、１４・・・・・・バッファカ
ウンタ、１５・・・・・・不定長データアドレスカウン
タ、１６・・・８１図 躬２図 第３図
Claims (2)
- （１）それぞれ固定長データおよび不定長データのうち
の少なくとも一方を含む複数のデータフレームの前記各
データの転送順序を制御するデータ転送制御回路におい
て、予め定めた数の記憶領域に論理的に分割され該予め
定めた数の前記データフレームを記憶できるバッファ記
憶手段と、前記データフレームが書き込まれるべき前記
記憶領域およびこの記憶領域内の記憶位置を指定する書
込み手段と、前記データフレームが読み出されるべき前
記記憶領域を指定する第１および第２の記憶領域指定手
段と、前記第１の記憶領域指定手段によシ指定された前
記領域内に記憶された前記固定長データを読み出すため
の第１の読出し手段と、前記第２の記憶領域指定手段に
よシ指定された前記領域内に記憶された前記不定長デー
タを読み出すための第２の読出し手段と、前記第１およ
び第２の続出し手段の動作順序を制御する順序制御手段
とを備えたことを特徴とするデータ転送制御回路。 - （２）それぞれ固定長データおよび不定長データのうち
の少なくとも一方を含む複数のデータフレームの前記各
データの転送を制御するデータ転送制御方式において、
予め定めた数の記憶領域に論理的に分割されたバッファ
記憶手段の各該記憶領域に各前記データフレームを順次
書き込み、これらの書き込まれたデータフレームの固定
長データおよび不定長データを予め定めた順序で前記バ
ッファ記憶手段から読み出すことを特徴とするデータ転
送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385684A JPS60198663A (ja) | 1984-03-21 | 1984-03-21 | デ−タ転送で御方式および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385684A JPS60198663A (ja) | 1984-03-21 | 1984-03-21 | デ−タ転送で御方式および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198663A true JPS60198663A (ja) | 1985-10-08 |
Family
ID=12954413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5385684A Pending JPS60198663A (ja) | 1984-03-21 | 1984-03-21 | デ−タ転送で御方式および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466766A (en) * | 1987-09-08 | 1989-03-13 | Nec Corp | Output data production/output system for asynchronous output |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267229A (en) * | 1975-12-01 | 1977-06-03 | Toshiba Corp | Data multi-time division transmission unit |
| JPS56135261A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Interprocessor information transfer system |
| JPS58117040A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | 文書処理装置 |
| JPS5935262A (ja) * | 1982-08-23 | 1984-02-25 | Hitachi Ltd | 記憶装置 |
-
1984
- 1984-03-21 JP JP5385684A patent/JPS60198663A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267229A (en) * | 1975-12-01 | 1977-06-03 | Toshiba Corp | Data multi-time division transmission unit |
| JPS56135261A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Interprocessor information transfer system |
| JPS58117040A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | 文書処理装置 |
| JPS5935262A (ja) * | 1982-08-23 | 1984-02-25 | Hitachi Ltd | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466766A (en) * | 1987-09-08 | 1989-03-13 | Nec Corp | Output data production/output system for asynchronous output |
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