JPH0713765A - 高速データ転送装置 - Google Patents
高速データ転送装置Info
- Publication number
- JPH0713765A JPH0713765A JP5155085A JP15508593A JPH0713765A JP H0713765 A JPH0713765 A JP H0713765A JP 5155085 A JP5155085 A JP 5155085A JP 15508593 A JP15508593 A JP 15508593A JP H0713765 A JPH0713765 A JP H0713765A
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Abstract
(57)【要約】
【目的】 割込み処理時のレジスタの退避、復帰などを
高速に行なうことのできる高速データ転送装置を提供す
る。 【構成】 記憶装置１１とレジスタ群１０との間にデー
タ線１５を設け、実行していたタスクで使用したレジス
タ群１０の内容を記憶装置１１に退避させるために、命
令によりＣＰＵ５はレジスタ群１０のすべての内容を読
み出すと同時に記憶装置１１に書き込む。またレジスタ
群１０の内容を復帰させるために、ＣＰＵ５は記憶装置
１１の内容を読み出し、それを前記レジスタ群１０に書
き込む。また通常の記憶装置の読み出しを行なうため
に、命令によりＣＰＵ５は記憶装置１１の内容をデータ
線１５を介して選択装置１２に入力し、選択装置１２は
データバス８を介して読み出す。書き込みも同様にして
逆の流れで行う。
高速に行なうことのできる高速データ転送装置を提供す
る。 【構成】 記憶装置１１とレジスタ群１０との間にデー
タ線１５を設け、実行していたタスクで使用したレジス
タ群１０の内容を記憶装置１１に退避させるために、命
令によりＣＰＵ５はレジスタ群１０のすべての内容を読
み出すと同時に記憶装置１１に書き込む。またレジスタ
群１０の内容を復帰させるために、ＣＰＵ５は記憶装置
１１の内容を読み出し、それを前記レジスタ群１０に書
き込む。また通常の記憶装置の読み出しを行なうため
に、命令によりＣＰＵ５は記憶装置１１の内容をデータ
線１５を介して選択装置１２に入力し、選択装置１２は
データバス８を介して読み出す。書き込みも同様にして
逆の流れで行う。
Description
【０００１】
【産業上の利用分野】本発明は、マルチタスク処理にお
けるタスク切り換え時のレジスタ内容の交換、および割
込み処理時のレジスタの退避、復帰を非常に高速に行な
うことができる高速データ転送装置に関するものであ
る。
けるタスク切り換え時のレジスタ内容の交換、および割
込み処理時のレジスタの退避、復帰を非常に高速に行な
うことができる高速データ転送装置に関するものであ
る。
【０００２】
【従来の技術】以下、従来の高速データ転送装置につい
て説明する。
て説明する。
【０００３】図２は、従来の高速データ転送装置の構成
図であり、１〜４は８ビットで構成されたレジスタ、５
はＣＰＵ、６はＲＡＭ、７はアドレスバス、８は８ビッ
ト幅のデータバスである。
図であり、１〜４は８ビットで構成されたレジスタ、５
はＣＰＵ、６はＲＡＭ、７はアドレスバス、８は８ビッ
ト幅のデータバスである。
【０００４】マルチタスク処理時におけるタスク切り換
え時にレジスタ内容の交換を行う場合、現在まで実行し
ていたタスクで使用したレジスタ１〜４の内容をＲＡＭ
６へ退避させるために、まずＣＰＵ５はレジスタ１の内
容を読み出しデータバス８を介してデータ１をＣＰＵ５
に一時記憶する（第１サイクル）。次にＣＰＵ５はアド
レスバス７にアドレスＡを出力し、データバス８を介し
てデータ１をＲＡＭ６へ書き込む（第２サイクル）。さ
らにＣＰＵ５はレジスタ２の内容を読み出しデータバス
８を介してデータ２をＣＰＵ５に一時記憶する（第３サ
イクル）。次にＣＰＵ５はアドレスバス７にアドレス
（Ａ＋１）を出力し、データバス８を介してデータ２を
ＲＡＭ６へ書き込む（第４サイクル）。さらにＣＰＵ５
はレジスタ３の内容を読み出しデータバス８を介してデ
ータ３をＣＰＵ５に一時記憶する（第５サイクル）。次
にＣＰＵ５はアドレスバス７にアドレス（Ａ＋２）を出
力し、データバス８を介してデータ３をＲＡＭ６へ書き
込む（第６サイクル）。さらにＣＰＵ５はレジスタ４の
内容を読み出しデータバス８を介してデータ４をＣＰＵ
５に一時記憶する（第７サイクル）。次にＣＰＵ５はア
ドレスバス７にアドレス（Ａ＋３）を出力し、データバ
ス８を介してデータ４をＲＡＭ６へ書き込む（第８サイ
クル）。
え時にレジスタ内容の交換を行う場合、現在まで実行し
ていたタスクで使用したレジスタ１〜４の内容をＲＡＭ
６へ退避させるために、まずＣＰＵ５はレジスタ１の内
容を読み出しデータバス８を介してデータ１をＣＰＵ５
に一時記憶する（第１サイクル）。次にＣＰＵ５はアド
レスバス７にアドレスＡを出力し、データバス８を介し
てデータ１をＲＡＭ６へ書き込む（第２サイクル）。さ
らにＣＰＵ５はレジスタ２の内容を読み出しデータバス
８を介してデータ２をＣＰＵ５に一時記憶する（第３サ
イクル）。次にＣＰＵ５はアドレスバス７にアドレス
（Ａ＋１）を出力し、データバス８を介してデータ２を
ＲＡＭ６へ書き込む（第４サイクル）。さらにＣＰＵ５
はレジスタ３の内容を読み出しデータバス８を介してデ
ータ３をＣＰＵ５に一時記憶する（第５サイクル）。次
にＣＰＵ５はアドレスバス７にアドレス（Ａ＋２）を出
力し、データバス８を介してデータ３をＲＡＭ６へ書き
込む（第６サイクル）。さらにＣＰＵ５はレジスタ４の
内容を読み出しデータバス８を介してデータ４をＣＰＵ
５に一時記憶する（第７サイクル）。次にＣＰＵ５はア
ドレスバス７にアドレス（Ａ＋３）を出力し、データバ
ス８を介してデータ４をＲＡＭ６へ書き込む（第８サイ
クル）。
【０００５】また、次に実行されるタスクで使用してい
たレジスタ１〜４の内容をＲＡＭ６から復帰させるため
に、まずＣＰＵ５はアドレスバス７にアドレスＢを出力
し、ＲＡＭ６の内容を読み出しデータバス８を介してデ
ータ５をＣＰＵ５に一時記憶する（第９サイクル）。次
にデータバス８を介してデータ５をレジスタ１に書き込
む（第１０サイクル）。さらにＣＰＵ５はアドレスバス
７にアドレス（Ｂ＋１）を出力し、ＲＡＭ６の内容を読
み出しデータバス８を介してデータ６をＣＰＵ５に一時
記憶する（第１１サイクル）。次にデータバス８を介し
てデータ６をレジスタ２に書き込む（第１２サイク
ル）。さらにＣＰＵ５はアドレスバス７にアドレス（Ｂ
＋２）を出力し、ＲＡＭ６の内容を読み出しデータバス
８を介してデータ７をＣＰＵ５に一時記憶する（第１３
サイクル）。次にデータバス８を介してデータ７をレジ
スタ３に書き込む（第１４サイクル）。さらにＣＰＵ５
はアドレスバス７にアドレス（Ｂ＋３）を出力し、ＲＡ
Ｍ６の内容を読み出しデータバス８を介してデータ８を
ＣＰＵ５に一時記憶する（第１５サイクル）。次にデー
タバス８を介してデータ８をレジスタ４に書き込む（第
１６サイクル）。
たレジスタ１〜４の内容をＲＡＭ６から復帰させるため
に、まずＣＰＵ５はアドレスバス７にアドレスＢを出力
し、ＲＡＭ６の内容を読み出しデータバス８を介してデ
ータ５をＣＰＵ５に一時記憶する（第９サイクル）。次
にデータバス８を介してデータ５をレジスタ１に書き込
む（第１０サイクル）。さらにＣＰＵ５はアドレスバス
７にアドレス（Ｂ＋１）を出力し、ＲＡＭ６の内容を読
み出しデータバス８を介してデータ６をＣＰＵ５に一時
記憶する（第１１サイクル）。次にデータバス８を介し
てデータ６をレジスタ２に書き込む（第１２サイク
ル）。さらにＣＰＵ５はアドレスバス７にアドレス（Ｂ
＋２）を出力し、ＲＡＭ６の内容を読み出しデータバス
８を介してデータ７をＣＰＵ５に一時記憶する（第１３
サイクル）。次にデータバス８を介してデータ７をレジ
スタ３に書き込む（第１４サイクル）。さらにＣＰＵ５
はアドレスバス７にアドレス（Ｂ＋３）を出力し、ＲＡ
Ｍ６の内容を読み出しデータバス８を介してデータ８を
ＣＰＵ５に一時記憶する（第１５サイクル）。次にデー
タバス８を介してデータ８をレジスタ４に書き込む（第
１６サイクル）。
【０００６】図３は、以上の動作を示すタイミングチャ
ートであり、図３に示されるようにレジスタ内容の交換
に計１６サイクルを必要としていた。
ートであり、図３に示されるようにレジスタ内容の交換
に計１６サイクルを必要としていた。
【０００７】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、マルチタスク処理時のタスク切り換え時や
割込み時に発生するデータの退避および復帰に多くのバ
スサイクルを必要とするので、本来実行したいプログラ
ムの実行効率が悪くなるという課題があった。
の構成では、マルチタスク処理時のタスク切り換え時や
割込み時に発生するデータの退避および復帰に多くのバ
スサイクルを必要とするので、本来実行したいプログラ
ムの実行効率が悪くなるという課題があった。
【０００８】本発明は前記従来の課題を解決するもの
で、高速にデータ転送を行なうことができる高速データ
転送装置を提供することを目的とする。
で、高速にデータ転送を行なうことができる高速データ
転送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の高速データ転送装置は以下のような
構成を有している。すなわち、任意のビット幅で構成さ
れるレジスタ群と、レジスタ群の合計のビット幅からな
る記憶装置と、レジスタ群の合計のビット幅からなり、
記憶装置のデータ転送時に使用するデータ線を備え、レ
ジスタ群の合計のビット幅でレジスタ群と記憶装置の間
でデータの読み書きを行なう。また、レジスタ群の合計
のビット幅のデータ線より任意のビット幅のデータを選
択する選択装置をもち、任意のビット幅でデータバスを
介して外部装置と記憶装置との間でデータの読み書きを
行なうことができる。
るために、本発明の高速データ転送装置は以下のような
構成を有している。すなわち、任意のビット幅で構成さ
れるレジスタ群と、レジスタ群の合計のビット幅からな
る記憶装置と、レジスタ群の合計のビット幅からなり、
記憶装置のデータ転送時に使用するデータ線を備え、レ
ジスタ群の合計のビット幅でレジスタ群と記憶装置の間
でデータの読み書きを行なう。また、レジスタ群の合計
のビット幅のデータ線より任意のビット幅のデータを選
択する選択装置をもち、任意のビット幅でデータバスを
介して外部装置と記憶装置との間でデータの読み書きを
行なうことができる。
【００１０】
【作用】前記構成によって、レジスタ群の内容の記憶装
置への書き込み、および前記記憶装置の内容の前記レジ
スタ群への書き込みが、それぞれ１サイクルで実行でき
るため、タスク切り換え時のレジスタの内容の交換が２
サイクルで実現できる。また、前記記憶装置は、選択装
置とデータバスを介して通常の記憶装置として読み書き
ができる。
置への書き込み、および前記記憶装置の内容の前記レジ
スタ群への書き込みが、それぞれ１サイクルで実行でき
るため、タスク切り換え時のレジスタの内容の交換が２
サイクルで実現できる。また、前記記憶装置は、選択装
置とデータバスを介して通常の記憶装置として読み書き
ができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の一実施例における高速デー
タ転送装置の構成図を示すものである。図１において、
１〜４は８ビットで構成されたレジスタ、５はＣＰＵ、
８は８ビット幅のデータバス、９は外部装置、１０はレ
ジスタ１〜４で構成されるレジスタ群、１１はレジスタ
群１０の合計のビット幅（８ビット×４＝３２ビット）
で構成される記憶装置、１３は記憶装置１１へアドレス
データを入力するための８ビットからなる第一のアドレ
スバス、１４は選択装置１２へアドレスデータを入力す
るための２ビットからなる第二のアドレスバス、１５は
レジスタ群１０と記憶装置１１と選択装置１２との間で
３２ビット単位のデータ転送を行うための３２ビットか
らなるデータ線、１２はデータ線１５から８ビットを選
択するための選択装置である。
タ転送装置の構成図を示すものである。図１において、
１〜４は８ビットで構成されたレジスタ、５はＣＰＵ、
８は８ビット幅のデータバス、９は外部装置、１０はレ
ジスタ１〜４で構成されるレジスタ群、１１はレジスタ
群１０の合計のビット幅（８ビット×４＝３２ビット）
で構成される記憶装置、１３は記憶装置１１へアドレス
データを入力するための８ビットからなる第一のアドレ
スバス、１４は選択装置１２へアドレスデータを入力す
るための２ビットからなる第二のアドレスバス、１５は
レジスタ群１０と記憶装置１１と選択装置１２との間で
３２ビット単位のデータ転送を行うための３２ビットか
らなるデータ線、１２はデータ線１５から８ビットを選
択するための選択装置である。
【００１３】本実施例において、マルチタスク処理時に
おけるタスク切り換え時にレジスタ内容の交換を行う場
合、現在まで実行していたタスクで使用したレジスタ群
１０の内容を記憶装置１１へ退避するために、ＣＰＵ５
は、レジスタ群１０の３２ビットの内容を読み出すと同
時に第一のアドレスバス１３にアドレスＡを出力し、前
記レジスタ群１０の内容すべてをデータ線１５を介して
アドレスＡによって記憶装置１１に書き込む（第１サイ
クル）。また、次に実行されるタスクで使用していたレ
ジスタ群の内容を記憶装置１１から復帰するために、ま
ずＣＰＵ５は、第一のアドレスバス１３にアドレスＢを
出力し、アドレスＢによって記憶装置１１の３２ビット
の内容を読み出し、データ線１５を介して前記レジスタ
群１０へ書き込む（第２サイクル）。
おけるタスク切り換え時にレジスタ内容の交換を行う場
合、現在まで実行していたタスクで使用したレジスタ群
１０の内容を記憶装置１１へ退避するために、ＣＰＵ５
は、レジスタ群１０の３２ビットの内容を読み出すと同
時に第一のアドレスバス１３にアドレスＡを出力し、前
記レジスタ群１０の内容すべてをデータ線１５を介して
アドレスＡによって記憶装置１１に書き込む（第１サイ
クル）。また、次に実行されるタスクで使用していたレ
ジスタ群の内容を記憶装置１１から復帰するために、ま
ずＣＰＵ５は、第一のアドレスバス１３にアドレスＢを
出力し、アドレスＢによって記憶装置１１の３２ビット
の内容を読み出し、データ線１５を介して前記レジスタ
群１０へ書き込む（第２サイクル）。
【００１４】次に、外部装置９の内容を記憶装置１１へ
書き込む場合について説明する。まず、ＣＰＵ５は、外
部装置９の内容（以下、データＡと略す）を読み出し、
データＡをデータバス８を介してＣＰＵ５に一時記憶す
る（第１サイクル）。さらに、ＣＰＵ５はデータＡをデ
ータバス８を介して選択装置１２へ出力し、同時にＣＰ
Ｕ５は第一のアドレスバス１３にアドレスＣ、第二のア
ドレスバス１４にアドレスＤを出力する。選択装置１２
はアドレスＤによって、データ線１５から８ビットを選
択し、データＡをアドレスＣによって記憶装置１１へ書
き込む（第２サイクル）。
書き込む場合について説明する。まず、ＣＰＵ５は、外
部装置９の内容（以下、データＡと略す）を読み出し、
データＡをデータバス８を介してＣＰＵ５に一時記憶す
る（第１サイクル）。さらに、ＣＰＵ５はデータＡをデ
ータバス８を介して選択装置１２へ出力し、同時にＣＰ
Ｕ５は第一のアドレスバス１３にアドレスＣ、第二のア
ドレスバス１４にアドレスＤを出力する。選択装置１２
はアドレスＤによって、データ線１５から８ビットを選
択し、データＡをアドレスＣによって記憶装置１１へ書
き込む（第２サイクル）。
【００１５】次に、記憶装置１１の内容を外部装置９へ
書き込む場合について説明する。まず、ＣＰＵ５は第一
のアドレスバス１３にアドレスＥ、第二のアドレスバス
１４にアドレスＦを出力し、アドレスＥによって記憶装
置１１より３２ビットの内容を読み出しデータ線１５を
介して選択装置１２へ入力し、選択装置１２はアドレス
Ｆによってデータ線１５から８ビットを選択し、データ
バス８を介してＣＰＵ５に８ビットのデータ（以下、デ
ータＢと略す）を一時記憶する（第１サイクル）。さら
にＣＰＵ５はデータＢを外部装置９へ書き込む（第２サ
イクル）。
書き込む場合について説明する。まず、ＣＰＵ５は第一
のアドレスバス１３にアドレスＥ、第二のアドレスバス
１４にアドレスＦを出力し、アドレスＥによって記憶装
置１１より３２ビットの内容を読み出しデータ線１５を
介して選択装置１２へ入力し、選択装置１２はアドレス
Ｆによってデータ線１５から８ビットを選択し、データ
バス８を介してＣＰＵ５に８ビットのデータ（以下、デ
ータＢと略す）を一時記憶する（第１サイクル）。さら
にＣＰＵ５はデータＢを外部装置９へ書き込む（第２サ
イクル）。
【００１６】以上のように本実施例によれば、レジスタ
群１０の合計のビット幅でレジスタ群１０と記憶装置１
１との間のデータ転送を１サイクルでできるようにした
ことにより、マルチタスク処理時におけるタスク切り換
え時等のレジスタの内容の交換を２サイクルで実現する
ことができ、また記憶装置１１は通常の記憶装置として
外部装置９と記憶装置１１との間の８ビット単位のデー
タ転送も行うことができる。
群１０の合計のビット幅でレジスタ群１０と記憶装置１
１との間のデータ転送を１サイクルでできるようにした
ことにより、マルチタスク処理時におけるタスク切り換
え時等のレジスタの内容の交換を２サイクルで実現する
ことができ、また記憶装置１１は通常の記憶装置として
外部装置９と記憶装置１１との間の８ビット単位のデー
タ転送も行うことができる。
【００１７】
【発明の効果】本発明は、任意のビット幅で構成される
レジスタ群と、前記レジスタ群の合計のビット幅からな
る記憶装置を設けることにより、前記レジスタ群の合計
のビット幅で前記レジスタ群と前記記憶装置の間でデー
タの読み書きを行うことができる高速データ転送装置を
実現するものである。
レジスタ群と、前記レジスタ群の合計のビット幅からな
る記憶装置を設けることにより、前記レジスタ群の合計
のビット幅で前記レジスタ群と前記記憶装置の間でデー
タの読み書きを行うことができる高速データ転送装置を
実現するものである。
【図１】本発明の一実施例における高速データ転送装置
の構成を示す図
の構成を示す図
【図２】従来の高速データ転送装置の構成を示す図
【図３】従来の高速データ転送装置の動作を示すタイミ
ングチャート
ングチャート
１ レジスタ ２ レジスタ ３ レジスタ ４ レジスタ ５ ＣＰＵ ６ ＲＡＭ ７ アドレスバス ８ データバス ９ 外部装置 １０ レジスタ群 １１ 記憶装置 １２ 選択装置 １３ 第一のアドレスバス １４ 第二のアドレスバス １５ データ線
Claims (1)
- 【請求項１】任意のビット幅で構成されるレジスタ群
と、前記レジスタ群の合計のビット幅からなる記憶装置
と、第一の命令を実行すると前記記憶装置へ第一のアド
レスが入力され、前記レジスタ群の合計のビット幅で前
記レジスタ群と前記記憶装置の間でデータの読み書きを
行ない、また前記レジスタ群の合計のビット幅のうち第
二のアドレスによって前記任意のビット幅のデータを選
択することができる選択装置とを備え、第二の命令を実
行すると前記記憶装置へ前記第一のアドレスが入力さ
れ、前記レジスタ群の合計のビット幅で前記記憶装置と
前記選択装置とが接続され、また前記選択装置へ第二の
アドレスが入力され、前記任意のビット幅で前記選択装
置と外部装置が接続されて、前記任意のビット幅で前記
外部装置と前記記憶装置との間でデータの読み書きを行
なうことを特徴とする高速データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155085A JPH0713765A (ja) | 1993-06-25 | 1993-06-25 | 高速データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155085A JPH0713765A (ja) | 1993-06-25 | 1993-06-25 | 高速データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713765A true JPH0713765A (ja) | 1995-01-17 |
Family
ID=15598329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5155085A Pending JPH0713765A (ja) | 1993-06-25 | 1993-06-25 | 高速データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234556A (ja) * | 2005-10-20 | 2012-11-29 | Qualcomm Inc | スタックド・レジスタ・ファイルのレジスタ・セーブ・エンジンのためのバッキング記憶装置バッファ |
-
1993
- 1993-06-25 JP JP5155085A patent/JPH0713765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234556A (ja) * | 2005-10-20 | 2012-11-29 | Qualcomm Inc | スタックド・レジスタ・ファイルのレジスタ・セーブ・エンジンのためのバッキング記憶装置バッファ |
| JP2014130606A (ja) * | 2005-10-20 | 2014-07-10 | Qualcomm Incorporated | スタックド・レジスタ・ファイルのレジスタ・セーブ・エンジンのためのバッキング記憶装置バッファ |
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