JPS6050795A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6050795A JPS6050795A JP58157878A JP15787883A JPS6050795A JP S6050795 A JPS6050795 A JP S6050795A JP 58157878 A JP58157878 A JP 58157878A JP 15787883 A JP15787883 A JP 15787883A JP S6050795 A JPS6050795 A JP S6050795A
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- signal
- circuit
- control signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路技術に関するもので、例えば
、半導体集積回路における出力回路の構成に利用して有
効な技術に関するものである。
、半導体集積回路における出力回路の構成に利用して有
効な技術に関するものである。
半導体記憶装置における出力回路として第１図に示すよ
うに、電源電圧ＶＣＣとグランドとの間に２つの絶縁ゲ
ート型電界効果トランジスタ（以下ＭＯ８ＦＥＴと称す
る）Ｑ、、Ｑ、を直列接続してなるトライステート状態
をとシ得るプッシュプルタイプの回路を考えた。すなわ
ち、この出力回路は、信号ａがハイレベルで信号すがロ
ウレベルのときはＭＯ８ＦＥＴＱｓがオン＋Ｑｔがオフ
して出力がハイレベル（電源電圧ＶＣＣからＭＯ８ＦＥ
ＴＱ１のしきい値電圧■ｔｈを差し引いたレベルＶＣＣ
Ｖｔｈ ）になり、信号ａがロウレベルで信号すがハイ
レベルのときはＭＯ８ＦＥＴＱ、がオフ、Ｑ！がオンし
て出力がロウレベル（０■）になる。
うに、電源電圧ＶＣＣとグランドとの間に２つの絶縁ゲ
ート型電界効果トランジスタ（以下ＭＯ８ＦＥＴと称す
る）Ｑ、、Ｑ、を直列接続してなるトライステート状態
をとシ得るプッシュプルタイプの回路を考えた。すなわ
ち、この出力回路は、信号ａがハイレベルで信号すがロ
ウレベルのときはＭＯ８ＦＥＴＱｓがオン＋Ｑｔがオフ
して出力がハイレベル（電源電圧ＶＣＣからＭＯ８ＦＥ
ＴＱ１のしきい値電圧■ｔｈを差し引いたレベルＶＣＣ
Ｖｔｈ ）になり、信号ａがロウレベルで信号すがハイ
レベルのときはＭＯ８ＦＥＴＱ、がオフ、Ｑ！がオンし
て出力がロウレベル（０■）になる。
また、信号ａおよびｂをともにロウレベルにすると、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ＊ とＱ！がオフして、出力はハ
イインピーダンスにされる。そして、この出力回路にお
いては、信号ａ、ｂの変化によシ出力が変化されるとき
、出力信号■。ｕｔは第２図に示すようにハイレベルか
らロウレベル、モレ＜ハロウレペルからハイレペルヘー
気に変化される。従って、ＭＯ８ＦＥＴＱ＊−Ｑｔのス
イッチング速度が充分に速ければ信号の遅延時間は問題
にならないほど小さい。
ＯＳ Ｆ Ｅ Ｔ Ｑ＊ とＱ！がオフして、出力はハ
イインピーダンスにされる。そして、この出力回路にお
いては、信号ａ、ｂの変化によシ出力が変化されるとき
、出力信号■。ｕｔは第２図に示すようにハイレベルか
らロウレベル、モレ＜ハロウレペルからハイレペルヘー
気に変化される。従って、ＭＯ８ＦＥＴＱ＊−Ｑｔのス
イッチング速度が充分に速ければ信号の遅延時間は問題
にならないほど小さい。
つまシ、出力が１ビツトタイプのメモリにおいては、出
力回路も一つで済むため、これを構成するＭＯＳ Ｆ
Ｅ Ｔ Ｑｒ 、Ｑｔの定数を大きくして、スイッチン
グ速度を速くしてやることができる。ところが複数ピッ
トの読出し信号を並列に出力するように構成されたマル
チビットタイプのメモリに上記出力回路を適用すると、
複数の出力回路を必要とするため、消費電流の制限から
各出力回路を構成するＭＯＳＦＥＴの定数を大きくとる
ことができない。そのため、各ＭＯ８ＦＥＴのスイッチ
ング速度が遅くなり、出力信号の立上がシ、立下がシが
遅くなって、出力回路における信号の伝播遅延時間が長
くなり、メモリにおけるアクセスタイムの遅延の原因に
なることが分かった。
力回路も一つで済むため、これを構成するＭＯＳ Ｆ
Ｅ Ｔ Ｑｒ 、Ｑｔの定数を大きくして、スイッチン
グ速度を速くしてやることができる。ところが複数ピッ
トの読出し信号を並列に出力するように構成されたマル
チビットタイプのメモリに上記出力回路を適用すると、
複数の出力回路を必要とするため、消費電流の制限から
各出力回路を構成するＭＯＳＦＥＴの定数を大きくとる
ことができない。そのため、各ＭＯ８ＦＥＴのスイッチ
ング速度が遅くなり、出力信号の立上がシ、立下がシが
遅くなって、出力回路における信号の伝播遅延時間が長
くなり、メモリにおけるアクセスタイムの遅延の原因に
なることが分かった。
この発明の目的は、従来にない顕著な効果を奏する半導
体集積回路技術を提供することにある。
体集積回路技術を提供することにある。
この発明の他の目的は、例えば半導体集積回路の出力回
路に適用した場合に、出力信号の変化に要する時間を短
くして、遅延時間を減少させることにある。
路に適用した場合に、出力信号の変化に要する時間を短
くして、遅延時間を減少させることにある。
本発明の更に他の目的は、出力回路における貫通電流を
減少させて、電源電圧へのノイズの発生を低減させるこ
とにある。
減少させて、電源電圧へのノイズの発生を低減させるこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、プッシュプル型出力段の出力ノ
ードのレベルを、ノ１イインピーダンス状態で、電源電
圧とグランドとの間の電位に近づけるような手段を設け
るとともに、適当な出力制御信号を形成して、この出力
制御信号によって出力直前に出力ノードをノ・イレペル
とロウレベルの中間の電位に固定してやることによシ、
出力信号の変化幅を小さくして信号の遅延時間を短くす
ることができ、また出力回路に流される貫通電流も減少
させるという上記目的を達成するものである。
ードのレベルを、ノ１イインピーダンス状態で、電源電
圧とグランドとの間の電位に近づけるような手段を設け
るとともに、適当な出力制御信号を形成して、この出力
制御信号によって出力直前に出力ノードをノ・イレペル
とロウレベルの中間の電位に固定してやることによシ、
出力信号の変化幅を小さくして信号の遅延時間を短くす
ることができ、また出力回路に流される貫通電流も減少
させるという上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
第３図は本発明をスタティックＲＡＭ （ランダム・ア
クセス・メモリ）のような半導体記憶装置の出力回路に
適用した場合の実施例を示すものである。
クセス・メモリ）のような半導体記憶装置の出力回路に
適用した場合の実施例を示すものである。
図において、１は複数個のメモリセルがマ） ＩＪソッ
クス状配設されてなるメモリアレイ、２は外部から供給
されるＸ系のアドレス信号Ａｘｏ−Ａｘｉに基づいて、
メモリアレイ１内の対応する一本のワード線を選択レベ
ルにするＸデコーダである。
クス状配設されてなるメモリアレイ、２は外部から供給
されるＸ系のアドレス信号Ａｘｏ−Ａｘｉに基づいて、
メモリアレイ１内の対応する一本のワード線を選択レベ
ルにするＸデコーダである。
３は同じく外部から供給されるＹ系のアドレス信号人、
。〜Ａ、１に基づいて、メモリアレイ１の一側に設けら
れ内部の相補データ線対をコモンデータ線ＣＤ、ＣＤに
接続させるカラムスイッチのうち一組をオンさせて、ア
ドレス信号Ａ、。〜Ａ、ｉに対応する一対の相補データ
線をコモンデータ線ＣＤ 。
。〜Ａ、１に基づいて、メモリアレイ１の一側に設けら
れ内部の相補データ線対をコモンデータ線ＣＤ、ＣＤに
接続させるカラムスイッチのうち一組をオンさせて、ア
ドレス信号Ａ、。〜Ａ、ｉに対応する一対の相補データ
線をコモンデータ線ＣＤ 。
ＣＤに接続させるＸデコーダである。
特に制限されないが、この実施例では、上記コモンデー
タ線ＣＤ、ＣＤが８対設けられており、Ｘデコーダ３か
ら出力された選択信号がカラムスイッチ回路４に供給さ
れると、内部の対応する８組のカラムスイッチがオンさ
れてメモリアレイ１内の８対の相補データ線が８対のコ
モンデータ線ＣＤ、ＣＤに接続されるようになっている
。
タ線ＣＤ、ＣＤが８対設けられており、Ｘデコーダ３か
ら出力された選択信号がカラムスイッチ回路４に供給さ
れると、内部の対応する８組のカラムスイッチがオンさ
れてメモリアレイ１内の８対の相補データ線が８対のコ
モンデータ線ＣＤ、ＣＤに接続されるようになっている
。
また、上記各コモンデータ線ＣＤ、ＣＤはそれぞれセン
スアンプ５に接続されており、センスアンプ５によって
コモンデータ線ＣＤ、ＣＤのレベル差を増幅することに
よってデータの読出しが行なわれるようにガっている。
スアンプ５に接続されており、センスアンプ５によって
コモンデータ線ＣＤ、ＣＤのレベル差を増幅することに
よってデータの読出しが行なわれるようにガっている。
そして、このセンスアンプ５の出力信号（読？Ｊｊ Ｌ
信号）ａ、Ｔが出力回路６に供給され、出力端子７より
適渦なレベルの出力信号り。ｕｔが外部へ出力されるよ
うになっている。
信号）ａ、Ｔが出力回路６に供給され、出力端子７より
適渦なレベルの出力信号り。ｕｔが外部へ出力されるよ
うになっている。
上記出力回路６は、例えば、上記センスアンプ５からの
読出し信号ａ、ａがそれぞれ一方の入力端子に供給され
他方の入力端子に適当な出力制御信号ＣＰが供給される
ようにされた一対のＮＯＲゲート回路Ｇ＋、Ｇｔと、電
源電圧ＶＣＣとグランドとの間に直列接続され上記ＮＯ
Ｒゲート回路Ｇ、。
読出し信号ａ、ａがそれぞれ一方の入力端子に供給され
他方の入力端子に適当な出力制御信号ＣＰが供給される
ようにされた一対のＮＯＲゲート回路Ｇ＋、Ｇｔと、電
源電圧ＶＣＣとグランドとの間に直列接続され上記ＮＯ
Ｒゲート回路Ｇ、。
Ｇｔの出力によってオン・オフ動作される２つのＭＯＳ
Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｔからなるプッシュプルタイ
プの出力段６ａと、このスイッチＭＯ８Ｉ；’ＥＴＱ。
Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｔからなるプッシュプルタイ
プの出力段６ａと、このスイッチＭＯ８Ｉ；’ＥＴＱ。
とＱ！の接続ノードｎ、に接続された電圧設定回路６ｂ
とにより構成されている。電圧設定回路６ｂは、電源電
圧ＶＣＣと上記出力段６ａのノードｎ。
とにより構成されている。電圧設定回路６ｂは、電源電
圧ＶＣＣと上記出力段６ａのノードｎ。
との間に直列接続されたＭＯＳ Ｆ Ｂ Ｔ Ｑｓ 、
Ｑ４と、ノードｎ１とグランドとの間に直列接続された
ＭＯ８ＦＢＴＱｗ、Ｑｓとにより構成されている。そし
て、ＭＯＳ Ｐ Ｅ Ｔ ＱｓとＱｓはそれぞれそのゲ
ートとドレインとが接続されており一種のグイオードと
して作用される。また、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ４と
Ｑｓはゲート端子に上記出力制御信号ＣＰが印加され、
出力制御信号ＣＰによってオン・オフ動作されるように
なっている。なお、図示しないが上記各コモンデータ線
ＣＤ、ＣＤには書込み回路が接続され、外部から供給さ
れたデータＸ、Ｙデコーダによって選択されたメモリセ
ルに書き込むようになっている。
Ｑ４と、ノードｎ１とグランドとの間に直列接続された
ＭＯ８ＦＢＴＱｗ、Ｑｓとにより構成されている。そし
て、ＭＯＳ Ｐ Ｅ Ｔ ＱｓとＱｓはそれぞれそのゲ
ートとドレインとが接続されており一種のグイオードと
して作用される。また、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ４と
Ｑｓはゲート端子に上記出力制御信号ＣＰが印加され、
出力制御信号ＣＰによってオン・オフ動作されるように
なっている。なお、図示しないが上記各コモンデータ線
ＣＤ、ＣＤには書込み回路が接続され、外部から供給さ
れたデータＸ、Ｙデコーダによって選択されたメモリセ
ルに書き込むようになっている。
更に、上記出力回路６に供給される出力制御信号ＣＰは
、この実施例では、外部から供給されるアドレス信号Ａ
ｘｉ 、 Ａ、ｉの変化を検出するアドレス変化検出回
路８からの検出信号に基づいて信号形成回路９において
形成されるようになっている。
、この実施例では、外部から供給されるアドレス信号Ａ
ｘｉ 、 Ａ、ｉの変化を検出するアドレス変化検出回
路８からの検出信号に基づいて信号形成回路９において
形成されるようになっている。
この信号形成回路９においては、アドレス変化検出回路
８からの信号およびチップセレクト信号Ｃ８やライトイ
ネーブル信号ＷＥに基づいて上記出力制御信号ＣＰの他
に、Ｘデコーダ２やＸデコーダ３を動作させるタイミン
グ信号φ８．φ、やメモリアレイ１の一側に設けられた
カラムスイッチのオン直前にデータ線をプリチャージさ
せるプリチャージ回路１０に対するプリチャージ信号φ
。あるいはメモリアレイ１内の各データ線対やコモンデ
ータ線対を適当なタイミングで同電位にして読出し速度
を速くするためのイコライズ信号等を発生するようにな
っている。
８からの信号およびチップセレクト信号Ｃ８やライトイ
ネーブル信号ＷＥに基づいて上記出力制御信号ＣＰの他
に、Ｘデコーダ２やＸデコーダ３を動作させるタイミン
グ信号φ８．φ、やメモリアレイ１の一側に設けられた
カラムスイッチのオン直前にデータ線をプリチャージさ
せるプリチャージ回路１０に対するプリチャージ信号φ
。あるいはメモリアレイ１内の各データ線対やコモンデ
ータ線対を適当なタイミングで同電位にして読出し速度
を速くするためのイコライズ信号等を発生するようにな
っている。
上記出力制御信号ＣＰの電位は、第４図に示すように、
アドレス信号Ａｘｉ Ｉ Ａ、ｉの変化に略同期してハ
イレベルへ立上がシ、読出し信号ａ、ａの変化の直前に
ロウレベルへ立下がるようにされる。
アドレス信号Ａｘｉ Ｉ Ａ、ｉの変化に略同期してハ
イレベルへ立上がシ、読出し信号ａ、ａの変化の直前に
ロウレベルへ立下がるようにされる。
この場合、出力制御信号ＣＰの立上がυは上記のごとく
アドレス信号Ａｘｉ ｔ Ａｙｉの変化を検出して行な
われる。一方、出力制御信号ＣＰの立下がシは、コモン
データ線ＣＤ、ＣＤのレベルの変化を検出する回路を設
けて読出し信号ａ、ａの変化上同期させるようにしても
よいし、また、信号形成回路９内において、基準クロッ
ク信号等を分周して立上がシ後適当な時間経過したとき
に立下げるようにしてもよい。あるいは信号形成回路９
において、センスアンプ５を動作させるような適当なタ
イミング信号を形成するようにされている場合には、そ
のタイミング信号に同期して出力制御信号ＣＰを立下げ
るようにしてもよい。
アドレス信号Ａｘｉ ｔ Ａｙｉの変化を検出して行な
われる。一方、出力制御信号ＣＰの立下がシは、コモン
データ線ＣＤ、ＣＤのレベルの変化を検出する回路を設
けて読出し信号ａ、ａの変化上同期させるようにしても
よいし、また、信号形成回路９内において、基準クロッ
ク信号等を分周して立上がシ後適当な時間経過したとき
に立下げるようにしてもよい。あるいは信号形成回路９
において、センスアンプ５を動作させるような適当なタ
イミング信号を形成するようにされている場合には、そ
のタイミング信号に同期して出力制御信号ＣＰを立下げ
るようにしてもよい。
次に、上記のような出力制御信号ＣＰによってコントロ
ールされる上記出力回路６０作用について説明する。表
お、特に制限されないが、上記ＭＯ８ＦＥＴＱ＋−Ｑａ
はＮチャネル形に形成されているものとして以下説明す
る。
ールされる上記出力回路６０作用について説明する。表
お、特に制限されないが、上記ＭＯ８ＦＥＴＱ＋−Ｑａ
はＮチャネル形に形成されているものとして以下説明す
る。
上記出力制御信号ＣＰがロウレベルにされていると、Ｎ
ＯＲゲート回路Ｇ＋ 、Ｇｔはインバータとして作用し
、読出し信号ａがハイレベルのときＭＯ８ＦＥＴＱ、が
オフ、Ｑ鵞がオンされ、ノードｎ１はロウレベルにされ
る。逆に読出し信号ａがロウレベルのときは、ＭＯ８Ｆ
ＥＴＱ、がオン、Ｑ、がオフされ出力段６ａのノードｎ
、はハイレベルにされる。また、このとき、ロウレベル
の出力制御信号ＣＰによって、ＭＯ８ＦＢＴＱ４とＱ。
ＯＲゲート回路Ｇ＋ 、Ｇｔはインバータとして作用し
、読出し信号ａがハイレベルのときＭＯ８ＦＥＴＱ、が
オフ、Ｑ鵞がオンされ、ノードｎ１はロウレベルにされ
る。逆に読出し信号ａがロウレベルのときは、ＭＯ８Ｆ
ＥＴＱ、がオン、Ｑ、がオフされ出力段６ａのノードｎ
、はハイレベルにされる。また、このとき、ロウレベル
の出力制御信号ＣＰによって、ＭＯ８ＦＢＴＱ４とＱ。
がカットオフされているため、！圧設定回路６ｂはノー
ドｎｌに対し何ら作用せず、出力端子７には読出し信号
８と逆相の出力信号り。ｕｔが出力される。
ドｎｌに対し何ら作用せず、出力端子７には読出し信号
８と逆相の出力信号り。ｕｔが出力される。
しかして、アドレス信号ＡｘＩ、Ａｙｉが変化され、こ
れを検出して出力制御信号ＣＰがハイレベルに変化され
ると、ＮＯＲゲート回路Ｇ＋−Ｇｙの出力が読出し信号
ａ、ａにかかわシなくロウレベルに固定される。そのた
め、出力段６ａのＭＯ８ＦＥＴＱ＋ 、Ｑｔがともにオ
フされ、ノードｎ、がハイインピーダンス状態にされる
。しかるに、出力制御信号ＣＰがハイレベルになると、
電圧設定回路６ｂ内のスイッチＭＯ８ＦＦｉＴＱ、とＱ
ｓがオンされるため、ノードｎ、がチャージアップもし
くはチャージダウンされて電源電圧ＶＣＣとグランド（
０■）との略中間のレベルにしだいに近づき固定される
。
れを検出して出力制御信号ＣＰがハイレベルに変化され
ると、ＮＯＲゲート回路Ｇ＋−Ｇｙの出力が読出し信号
ａ、ａにかかわシなくロウレベルに固定される。そのた
め、出力段６ａのＭＯ８ＦＥＴＱ＋ 、Ｑｔがともにオ
フされ、ノードｎ、がハイインピーダンス状態にされる
。しかるに、出力制御信号ＣＰがハイレベルになると、
電圧設定回路６ｂ内のスイッチＭＯ８ＦＦｉＴＱ、とＱ
ｓがオンされるため、ノードｎ、がチャージアップもし
くはチャージダウンされて電源電圧ＶＣＣとグランド（
０■）との略中間のレベルにしだいに近づき固定される
。
従って、次の読出し信号ａ、ａが出力回路６に入って来
る直前に出力制御信号ＣＰがハイレベルからロウレベル
に変化されると、出力段６ａがノードｎ、が中間レベル
に設定された状態からロウインピーダンスの出力状態に
移行し、それから読出し信号ａ、ａが入って来るように
なる。そのため、出力信号り。ｕｔは、常に出力のハイ
レベルとロウレベルの中間のレベルからハイもしくはロ
ウレベルに変化されるようになる。その結果、この出力
回路６においては、出力信号の変化が速くなりｉ号の遅
延時間が短くなってメモリのアクセスタイムが向上され
る。
る直前に出力制御信号ＣＰがハイレベルからロウレベル
に変化されると、出力段６ａがノードｎ、が中間レベル
に設定された状態からロウインピーダンスの出力状態に
移行し、それから読出し信号ａ、ａが入って来るように
なる。そのため、出力信号り。ｕｔは、常に出力のハイ
レベルとロウレベルの中間のレベルからハイもしくはロ
ウレベルに変化されるようになる。その結果、この出力
回路６においては、出力信号の変化が速くなりｉ号の遅
延時間が短くなってメモリのアクセスタイムが向上され
る。
しかも、出力信号の変化が速くなるため、その分、出力
段６ａに流される貫通電流（負荷容量の充放電に伴ない
流される電流）が減少される。そのため、出力回路に許
容される消費電流の範囲内で、出力段６ａのＭＯ８ＦＥ
ＴＱ、とＱ、の定数を大きく設定してスイッチング速度
を速くすることができる。
段６ａに流される貫通電流（負荷容量の充放電に伴ない
流される電流）が減少される。そのため、出力回路に許
容される消費電流の範囲内で、出力段６ａのＭＯ８ＦＥ
ＴＱ、とＱ、の定数を大きく設定してスイッチング速度
を速くすることができる。
上記電圧設定回路６ｂがない場合に、メモリをマルチビ
ット出力にするために出力回路を複数個設けると、消費
電流の制限からＭＯ８ＦＥＴＱ＋とＱ、の定数を小さく
設定しなければならず、そのため信号の遅延時間が大き
くなってしまうが、上記実施例によれば出力をマルチビ
ットにしてもＭＯ８ＦＥＴＱｔ ： Ｑｔの定数をあま
り小さくする必要がないので信号の遅れを少なくするこ
とができる。
ット出力にするために出力回路を複数個設けると、消費
電流の制限からＭＯ８ＦＥＴＱ＋とＱ、の定数を小さく
設定しなければならず、そのため信号の遅延時間が大き
くなってしまうが、上記実施例によれば出力をマルチビ
ットにしてもＭＯ８ＦＥＴＱｔ ： Ｑｔの定数をあま
り小さくする必要がないので信号の遅れを少なくするこ
とができる。
また、上記実施例においては、上記電圧設定回路６ｂに
設けられたＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとＱ、が、出
力制御信号ＣＰによってスイッチＭＯ８ＦＥＴＱ４とＱ
、がオンされたとき回路に流される貫通電流を抑える電
流制限作用をなすとともに、一種のダイオードとして作
用することによってＭＯ８ＦＢＴＱ、のドレイン側電圧
が電源電圧ＶＣＣよシもＭＯ８Ｆ Ｅ Ｔ Ｑｓのしき
い値電圧分だけ低い電位以上に上がらないようにし、ま
たＭＯ８ＦＥＴＱ６のソース側電圧がグランドレベル（
ＯＶ）よυもＭＯ８ＦＥＴＱａのしきい値電圧分だけ高
い電位以下に下がらないようにする。これによって、ハ
イインピーダンス状態における出力段６ａのノードｎ、
の電位の上限値と下限値を制限し、なるべく電源電圧ｖ
ｃｃとグランドとの中間のレベルに固定させるようにす
ることができる。
設けられたＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとＱ、が、出
力制御信号ＣＰによってスイッチＭＯ８ＦＥＴＱ４とＱ
、がオンされたとき回路に流される貫通電流を抑える電
流制限作用をなすとともに、一種のダイオードとして作
用することによってＭＯ８ＦＢＴＱ、のドレイン側電圧
が電源電圧ＶＣＣよシもＭＯ８Ｆ Ｅ Ｔ Ｑｓのしき
い値電圧分だけ低い電位以上に上がらないようにし、ま
たＭＯ８ＦＥＴＱ６のソース側電圧がグランドレベル（
ＯＶ）よυもＭＯ８ＦＥＴＱａのしきい値電圧分だけ高
い電位以下に下がらないようにする。これによって、ハ
イインピーダンス状態における出力段６ａのノードｎ、
の電位の上限値と下限値を制限し、なるべく電源電圧ｖ
ｃｃとグランドとの中間のレベルに固定させるようにす
ることができる。
つまり、ＭＯＳ Ｆ Ｂ Ｔ Ｑｓ とＱ６がない場合
には、ノードｎ、はＭＯ８ＦＥＴＱ４とＱ、のオン抵抗
の比によって決まるような電位にされるため、ＭＯ８Ｆ
ＥＴＱ４とＱ、の定数のバラツキによってノードｎ、の
電位も高い方に固定されたり低い方に固定されたりする
が、ＭＯ８ＦＥＴＱｓとＱ。
には、ノードｎ、はＭＯ８ＦＥＴＱ４とＱ、のオン抵抗
の比によって決まるような電位にされるため、ＭＯ８Ｆ
ＥＴＱ４とＱ、の定数のバラツキによってノードｎ、の
電位も高い方に固定されたり低い方に固定されたりする
が、ＭＯ８ＦＥＴＱｓとＱ。
によってＭＯ８ＦＥＴＱ＋とＱ、の両端の電位をクラン
プすることによって、ノードｎ、の電位のバラツキ範囲
を狭めてほぼ中間のレベルに固定すせることができるよ
うにするものである。ただし、ＭＯ８ＦＥＴＱ４とＱＩ
ｌの定数その他の条件いかんによってはＭＯ８ＦＥＴＱ
ｓ とＱ６を省略することもできる。
プすることによって、ノードｎ、の電位のバラツキ範囲
を狭めてほぼ中間のレベルに固定すせることができるよ
うにするものである。ただし、ＭＯ８ＦＥＴＱ４とＱＩ
ｌの定数その他の条件いかんによってはＭＯ８ＦＥＴＱ
ｓ とＱ６を省略することもできる。
なお、上記スイッチＭＯ８ＦＨＴＱ４とＱｌｌの定数は
、出力端子７に接続される負荷容量の大きさに応じて予
め設定されるが、ＭＯ８Ｆ Ｅ Ｔ Ｑ４とＱｓはＭＯ
８ＦＥＴＱＩ とＱ、のように負荷駆動能力を持たせる
必要がなく、比較的時間をかけてノードｎ１をチャージ
アップもしくはチャージダウンさせてレベルを中間に固
定できればよいので、ＭＯ８ＦＢＴＱａとＱ、の定数は
小さく（例えば、Ｑ、、Ｑ、の定数の１／１０以下に）
することができ、従って電圧設定回路６ｂに渡される貫
通電流は出力の変化時に出力段６ａに流される貫通電流
よりもかなり小さく、電圧設定回路６ｂを設けてもそれ
程消費電流が増大されることはない。
、出力端子７に接続される負荷容量の大きさに応じて予
め設定されるが、ＭＯ８Ｆ Ｅ Ｔ Ｑ４とＱｓはＭＯ
８ＦＥＴＱＩ とＱ、のように負荷駆動能力を持たせる
必要がなく、比較的時間をかけてノードｎ１をチャージ
アップもしくはチャージダウンさせてレベルを中間に固
定できればよいので、ＭＯ８ＦＢＴＱａとＱ、の定数は
小さく（例えば、Ｑ、、Ｑ、の定数の１／１０以下に）
することができ、従って電圧設定回路６ｂに渡される貫
通電流は出力の変化時に出力段６ａに流される貫通電流
よりもかなり小さく、電圧設定回路６ｂを設けてもそれ
程消費電流が増大されることはない。
また、上記実施例における電圧設定回路６ｂを、ノード
ｎ、 と一方の電源電圧ＶＣＣもしくはグランドとの間
にダイオード接続のＭＯＳＦＥＴとスイッチＭＯ８ＦＥ
Ｔを設けた片側だけの構成にして、出力信号のハイレベ
ル側もしくはロウレベル側への変化のみを速くさせるよ
うにすることもできる。
ｎ、 と一方の電源電圧ＶＣＣもしくはグランドとの間
にダイオード接続のＭＯＳＦＥＴとスイッチＭＯ８ＦＥ
Ｔを設けた片側だけの構成にして、出力信号のハイレベ
ル側もしくはロウレベル側への変化のみを速くさせるよ
うにすることもできる。
つまり、何らかの原因で出力信号の立上がりが立下がり
に比べてかな夛遅いことが分かったような場合には、ノ
ードｎ１と電源電圧■。０との間にのみダイオード接続
されたＭＯ８ＦＢＴＱｓ とスイッチＭ Ｏ８Ｆ Ｂ
Ｔ Ｑ ４を設けて、出力信号の変化ｆ） 直前にノー
ドｎ、のレベルを、電源電圧■ｃｃよりもＭＯ８ＦＥＴ
Ｑｓのしきい値電圧分低い電位に近づけておいて出力を
変化させることにより、出力信号の立上が多速度を速く
させることができる。同様にして出力信号の立下がり速
度のみを速くさせることも可能である。
に比べてかな夛遅いことが分かったような場合には、ノ
ードｎ１と電源電圧■。０との間にのみダイオード接続
されたＭＯ８ＦＢＴＱｓ とスイッチＭ Ｏ８Ｆ Ｂ
Ｔ Ｑ ４を設けて、出力信号の変化ｆ） 直前にノー
ドｎ、のレベルを、電源電圧■ｃｃよりもＭＯ８ＦＥＴ
Ｑｓのしきい値電圧分低い電位に近づけておいて出力を
変化させることにより、出力信号の立上が多速度を速く
させることができる。同様にして出力信号の立下がり速
度のみを速くさせることも可能である。
さらに、上記実施例における電圧設定回路６ｂを設ける
代わりに、出力段６ａの出力ノードｎ。
代わりに、出力段６ａの出力ノードｎ。
を直接出力端子７に接続させるとともに、第５図のよう
に、出力端子７と電源電圧■ｃｃおよびグランドとの間
にそれぞれ抵抗Ｒ６とＲ７を外付けして、抵抗Ｒ７とＲ
７の抵抗比で決まるような中間の電位に、出力端子７０
レベルを出力信号の変化の直前に固定してやるようにし
てもよい。
に、出力端子７と電源電圧■ｃｃおよびグランドとの間
にそれぞれ抵抗Ｒ６とＲ７を外付けして、抵抗Ｒ７とＲ
７の抵抗比で決まるような中間の電位に、出力端子７０
レベルを出力信号の変化の直前に固定してやるようにし
てもよい。
ただし、出力をマルチビットにすべく出力回路を複数個
設けるのに伴ない、出力段６ａの各ＭＯ８ＦＥＴＱ＋、
Ｑｔの定数を小さく設定するほど出力信号レベル■。Ｈ
もしくは■。Ｌとの関係で出力端子の負荷条件が厳しく
なり、あまり小さな抵抗を外付けできなくなるので、上
記実施例のように、ＭＯ８ＦＥＴＱｓ〜Ｑ６を用いた電
圧設定回路６ｂを設けた方が、出力段６ａの出力ノード
を中間レベルに速く近づけてやることができる。
設けるのに伴ない、出力段６ａの各ＭＯ８ＦＥＴＱ＋、
Ｑｔの定数を小さく設定するほど出力信号レベル■。Ｈ
もしくは■。Ｌとの関係で出力端子の負荷条件が厳しく
なり、あまり小さな抵抗を外付けできなくなるので、上
記実施例のように、ＭＯ８ＦＥＴＱｓ〜Ｑ６を用いた電
圧設定回路６ｂを設けた方が、出力段６ａの出力ノード
を中間レベルに速く近づけてやることができる。
プッシュプル型の出力段と、この出力段をコントロール
してトライステート状態を実現させるためのゲート回路
とからなる出力回路に、出力段の出力ノードを、ハイイ
ンピーダンス状態で電源電圧とグランドとの間の電位に
近づけるよう左手段を設けるとともに、適当な出力制御
信号を形成して、この出力制御信号によって出力直前に
出力ノードを出力のハイレベルとロウレベルの間の電位
にしてやるようにしたので、出力時における出力信号の
変化幅が少さくなるという作用によシ、出力信号の変化
が速くなシ信号の遅延時間が短縮されるとともに出力段
の貫通電流も減少される。
してトライステート状態を実現させるためのゲート回路
とからなる出力回路に、出力段の出力ノードを、ハイイ
ンピーダンス状態で電源電圧とグランドとの間の電位に
近づけるよう左手段を設けるとともに、適当な出力制御
信号を形成して、この出力制御信号によって出力直前に
出力ノードを出力のハイレベルとロウレベルの間の電位
にしてやるようにしたので、出力時における出力信号の
変化幅が少さくなるという作用によシ、出力信号の変化
が速くなシ信号の遅延時間が短縮されるとともに出力段
の貫通電流も減少される。
その結果、例えばマルチビット出力タイプのメモリに適
用した場合には、各出力回路における信号の遅延時間を
小さくしてアクセスタイムすなわちデータの読出し速度
を向上させることができるとともに、各出力段における
貫通電流を減少させ、かつ電源電圧へのノイズの発生を
低減させることができるという効果がある。
用した場合には、各出力回路における信号の遅延時間を
小さくしてアクセスタイムすなわちデータの読出し速度
を向上させることができるとともに、各出力段における
貫通電流を減少させ、かつ電源電圧へのノイズの発生を
低減させることができるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例におけるＮ０Ｉ（、ゲート回路の代
わシにＮＡＮＤゲート郷の他のゲート回路を用いるとと
も可能である。
わシにＮＡＮＤゲート郷の他のゲート回路を用いるとと
も可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティックＲＡＭ
のような半導体記憶装置の出力回路について説明したが
、それに限定されるものではなく、たとえば、ダイナミ
ックＲＡＭやＲＯＭのような半導体記憶装置はもちろん
マイクロコンピュータ等の出力回路などにも適用できる
。
をその背景となった利用分野であるスタティックＲＡＭ
のような半導体記憶装置の出力回路について説明したが
、それに限定されるものではなく、たとえば、ダイナミ
ックＲＡＭやＲＯＭのような半導体記憶装置はもちろん
マイクロコンピュータ等の出力回路などにも適用できる
。
第１図は半導体集積回路における出力回路の構成例を示
す回路図、 第２図はその出力回路における出力信号の変化を示す波
形図、 第３図は本発明をスタティックＲＡＭに適用した場合の
一実施例を示す回路構成図、 第４図はその実施例における各信号のタイミングを示す
タイミングチャート、 第５図は本発明の他の実施例を示す回路図である。 １・・・メモリアレイ、５・・・センスアンプ、６・・
・出力回路、６ａ・・・出力段、６ｂ・・・電圧設定回
路、７・・・出力端子、Ｇ５．Ｇ、・・・ゲート回路（
ＮＯＲゲート回路）、Ｑ、−Ｑ、・・・ＭＯＳＦＥＴ、
ＣＰｏ、。 出力制御信号。
す回路図、 第２図はその出力回路における出力信号の変化を示す波
形図、 第３図は本発明をスタティックＲＡＭに適用した場合の
一実施例を示す回路構成図、 第４図はその実施例における各信号のタイミングを示す
タイミングチャート、 第５図は本発明の他の実施例を示す回路図である。 １・・・メモリアレイ、５・・・センスアンプ、６・・
・出力回路、６ａ・・・出力段、６ｂ・・・電圧設定回
路、７・・・出力端子、Ｇ５．Ｇ、・・・ゲート回路（
ＮＯＲゲート回路）、Ｑ、−Ｑ、・・・ＭＯＳＦＥＴ、
ＣＰｏ、。 出力制御信号。
Claims (1)
- 【特許請求の範囲】 １、適当な出力制御信号によって動作される一対のゲー
ト回路と、回路の第１の電源電圧と第２の電源電圧との
間に直列接続され、上記ゲート回路の出力信号によって
各々駆動される一対のトランジスタとを有し、咳一対の
トランジスタの接続ノードの電位が出力直前に上記出力
制御信号に基づいて出力の中間レベルに固定されるよう
にされて表ることを特徴とする半導体集積回路。 ２、上記一対のトランジスタの接続ノードには、上記出
力制御信号によって動作される電圧設定回路が接続され
てなることを特徴とする特許請求の範囲第１項記載の半
導体集積回路。 ３、上記出力制御信号が、半導体記憶装置におけるアド
レスの変化を検出する回路からの信号に基づいて形成さ
れるようにされてなることを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157878A JPS6050795A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157878A JPS6050795A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050795A true JPS6050795A (ja) | 1985-03-20 |
Family
ID=15659381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157878A Pending JPS6050795A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050795A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292483A (ja) * | 1987-05-26 | 1988-11-29 | Toshiba Corp | 半導体メモリ |
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
| US5874835A (en) * | 1996-05-20 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | High impedance detecting circuit and interface circuit |
| US11415368B2 (en) | 2018-10-19 | 2022-08-16 | Tounetsu Co., Ltd. | Melting and holding furnace |
-
1983
- 1983-08-31 JP JP58157878A patent/JPS6050795A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292483A (ja) * | 1987-05-26 | 1988-11-29 | Toshiba Corp | 半導体メモリ |
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
| US5874835A (en) * | 1996-05-20 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | High impedance detecting circuit and interface circuit |
| US11415368B2 (en) | 2018-10-19 | 2022-08-16 | Tounetsu Co., Ltd. | Melting and holding furnace |
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