JPS62183621A - クロツク発生回路 - Google Patents
クロツク発生回路Info
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- JPS62183621A JPS62183621A JP61024955A JP2495586A JPS62183621A JP S62183621 A JPS62183621 A JP S62183621A JP 61024955 A JP61024955 A JP 61024955A JP 2495586 A JP2495586 A JP 2495586A JP S62183621 A JPS62183621 A JP S62183621A
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- channel transistor
- vss
- clock
- node
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
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- Engineering & Computer Science (AREA)
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- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、クロック発生回路に於いて、正側電源線と接
地側電源線との間に０ＭＯ３を介挿し、該ＣＭＯ３を構
成するｎチャネル・トランジスタ及びｎチャネル・トラ
ンジスタそれぞれのゲート間をコンデンサで接続し且つ
該ｎチャネル・トランジスタ及びｎチャネル・トランジ
スタの接続点と該ｎチャネル・トランジスタのゲートと
を接離するｎチャネル・トランジスタを接続することに
依り、回路のリセット時に於いて、前記ＣＭＯＳに於け
るｎチャネル・トランジスタを確実にオフできるように
したものである。
地側電源線との間に０ＭＯ３を介挿し、該ＣＭＯ３を構
成するｎチャネル・トランジスタ及びｎチャネル・トラ
ンジスタそれぞれのゲート間をコンデンサで接続し且つ
該ｎチャネル・トランジスタ及びｎチャネル・トランジ
スタの接続点と該ｎチャネル・トランジスタのゲートと
を接離するｎチャネル・トランジスタを接続することに
依り、回路のリセット時に於いて、前記ＣＭＯＳに於け
るｎチャネル・トランジスタを確実にオフできるように
したものである。
本発明は、入力クロックの電圧レベルを接地側電源レベ
ルよりもブースト・ダウンして出力クロックとするクロ
ック発生回路に関する。
ルよりもブースト・ダウンして出力クロックとするクロ
ック発生回路に関する。
第３図は従来のクロック発生回路を説明する為のもので
、（Ａ）は要部回路図、（Ｂ）はその要所に於ける電圧
の推移を示すタイミング・チャートをそれぞれ表してい
る。
、（Ａ）は要部回路図、（Ｂ）はその要所に於ける電圧
の推移を示すタイミング・チャートをそれぞれ表してい
る。
図に於いて、Ｑｌ乃至Ｑ４はトランジスタ、Ｃはブート
ストラップ・コンデンサ、φＯ１φ１゜φ２は入力クロ
ック、ＯＴは出力端、Ｎ１はノード、ＶＣＣは正側電源
レベル、ＶＳＳは接地側電源レベルをそれぞれ示してい
る。
ストラップ・コンデンサ、φＯ１φ１゜φ２は入力クロ
ック、ＯＴは出力端、Ｎ１はノード、ＶＣＣは正側電源
レベル、ＶＳＳは接地側電源レベルをそれぞれ示してい
る。
第３図（Ａ）に見られる従来例の動作を第３図（Ｂ）に
見られるタイミング・チャートを参照しつつ説明する。
見られるタイミング・チャートを参照しつつ説明する。
先ず、ブースト・ダウンされたクロックを得る場合、ク
ロックφ０をＶＳＳレベルからＶＣＣレベルに上昇させ
ると、ｐチャネル・トランジスタＱ１はオフとなり、出
力端ＯＴはＶＣＣレベルを維持している。
ロックφ０をＶＳＳレベルからＶＣＣレベルに上昇させ
ると、ｐチャネル・トランジスタＱ１はオフとなり、出
力端ＯＴはＶＣＣレベルを維持している。
このとき、クロックφ１はＶＳＳレベルになったままで
あるから、ｐチャネル・トランジスタＱ２はオンになっ
ている。
あるから、ｐチャネル・トランジスタＱ２はオンになっ
ている。
従って、ノードＮｌは、ｐチャネル・トランジスタＱ２
を介してＶＣＣレベルに近づくようにチャージ・アンプ
される。
を介してＶＣＣレベルに近づくようにチャージ・アンプ
される。
ノードＮ１がＶＣＣレベルになるとｎチャネル・トラン
ジスタＱ４はオンとなるから出力端ＯＴはＶＳＳレベル
になる。
ジスタＱ４はオンとなるから出力端ＯＴはＶＳＳレベル
になる。
ここで、クロックφ１もＶＳＳレベルからＶＣＣレベル
に上昇させると、ｐチャネル・トランジスタＱ２はオフ
となり、且つ、ｎチャネル・トランジスタＱ３がオンと
なる。
に上昇させると、ｐチャネル・トランジスタＱ２はオフ
となり、且つ、ｎチャネル・トランジスタＱ３がオンと
なる。
従って、ノードＮ１のチャージは、ｎチャネル・トラン
ジスタＱ３を介して放出され、ＶＳＳレベルに降下し、
ｎチャネル・トランジスタＱ４はオフになる。
ジスタＱ３を介して放出され、ＶＳＳレベルに降下し、
ｎチャネル・トランジスタＱ４はオフになる。
このような状態になってから、クロックφ２をＶＣＣレ
ベルからＶＳＳレベルに降下させると、出力４０Ｔに於
けるレベルはＶＳＳレベル以下にブースト・ダウンされ
る。
ベルからＶＳＳレベルに降下させると、出力４０Ｔに於
けるレベルはＶＳＳレベル以下にブースト・ダウンされ
る。
このとき、ノードＮ１がＶＳＳレベルのままであれば、
ｖｓｓ−■いまでブースト・ダウンされるとＶＳＳ側か
らチャージが流れ出してきて、ブースト・ダウンできな
い状態となるが、この場合、ｎチャネル・トランジスタ
Ｑ３がオンになっていて、ノードＮ１と出力端ＯＴが導
通状態となっているところから、ノードＮ１のレベルも
同時に降下してトランジスタＱ４はオフ状態を維持する
ので、出力端ＯＴのレベルは、図示の如く、接地側電源
レベルＶＳｌｉ以下にブースト・ダウンされるのである
。
ｖｓｓ−■いまでブースト・ダウンされるとＶＳＳ側か
らチャージが流れ出してきて、ブースト・ダウンできな
い状態となるが、この場合、ｎチャネル・トランジスタ
Ｑ３がオンになっていて、ノードＮ１と出力端ＯＴが導
通状態となっているところから、ノードＮ１のレベルも
同時に降下してトランジスタＱ４はオフ状態を維持する
ので、出力端ＯＴのレベルは、図示の如く、接地側電源
レベルＶＳｌｉ以下にブースト・ダウンされるのである
。
ここで、ノードＮ１がＶＳ８レベルのままである場合、
ＶＨ−Ｖいまでブースト・ダウンした際にＶＳＳ側から
チャージが流れ出る動作について更に具体的に説明する
。即ち、ノードＮ１がＶＳＳレベルにあるとき、出力端
ＯＴをＶＳＳレベルよりも低（すると接地側電源線側が
ドレイン、出力端ＯＴ側がソース、ノードＮ１側がゲー
トとなり、ソースである出力端ＯＴ側のレベルがＶＳｓ
−Ｖい以下になるとゲート・ソース間は■い以上となり
、接地側電源線から出力端ＯＴに電流が流れ込むことに
なり、従って、その場合は出力端ＯＴがＶＳＳ−■い以
下にはならないが、実際には、前記したようにトランジ
スタＱ３がオン、トランジスタＱ４がオフであることか
らブースト・ダウンが実現されるものである。
ＶＨ−Ｖいまでブースト・ダウンした際にＶＳＳ側から
チャージが流れ出る動作について更に具体的に説明する
。即ち、ノードＮ１がＶＳＳレベルにあるとき、出力端
ＯＴをＶＳＳレベルよりも低（すると接地側電源線側が
ドレイン、出力端ＯＴ側がソース、ノードＮ１側がゲー
トとなり、ソースである出力端ＯＴ側のレベルがＶＳｓ
−Ｖい以下になるとゲート・ソース間は■い以上となり
、接地側電源線から出力端ＯＴに電流が流れ込むことに
なり、従って、その場合は出力端ＯＴがＶＳＳ−■い以
下にはならないが、実際には、前記したようにトランジ
スタＱ３がオン、トランジスタＱ４がオフであることか
らブースト・ダウンが実現されるものである。
次に、リセットを行う場合には、クロックφＯをＶＣＣ
レベルからＶＳＳレベルに降下させると、ｐチャネル・
トランジスタＱ１はオンとなり、出力端ＯＴはＶＣＣレ
ベルに上昇する。
レベルからＶＳＳレベルに降下させると、ｐチャネル・
トランジスタＱ１はオンとなり、出力端ＯＴはＶＣＣレ
ベルに上昇する。
このとき、クロックφ１はＶＣＣレベルになったままで
あるから、ｐチャネル・トランジスタＱ２はオフになっ
ているが、ｎチャネル・トランジスタＱ３はオンである
から、ノードＮ１は、ｎチャネル・トランジスタＱ３を
介してＶＣＣレベルに近づくようにチャージ・アップさ
れる。
あるから、ｐチャネル・トランジスタＱ２はオフになっ
ているが、ｎチャネル・トランジスタＱ３はオンである
から、ノードＮ１は、ｎチャネル・トランジスタＱ３を
介してＶＣＣレベルに近づくようにチャージ・アップさ
れる。
ここで、クロックφ１もＶＣＣレベルからＶＳＳレベル
に降下させると、ｎチャネル・トランジスタＱ３はオフ
となり、且つ、ｐチャネル・トランジスタＱ２がオンと
なる。
に降下させると、ｎチャネル・トランジスタＱ３はオフ
となり、且つ、ｐチャネル・トランジスタＱ２がオンと
なる。
従って、ノードＮ１のチャージは、ｎチャネル・トラン
ジスタＱ２を介してクロックφＯが人力される信号線に
放出され、ＶＳＳレベルに近づくように降下し、ｎチャ
ネル・トランジスタＱ４はオフになる。
ジスタＱ２を介してクロックφＯが人力される信号線に
放出され、ＶＳＳレベルに近づくように降下し、ｎチャ
ネル・トランジスタＱ４はオフになる。
前記従来技術に於いて、リセットを行う場合、最終的に
ｎチャネル・トランジスタＱ４をオフにする為、ノード
Ｎ１のチャージをｎチャネル・トランジスタＱ２を介し
てクロックφＯが入力される信号線に放出し、そのレベ
ルを降下させる旨記述したが、そのレベルをどの程度ま
で低下させることができるかの点に問題がある。
ｎチャネル・トランジスタＱ４をオフにする為、ノード
Ｎ１のチャージをｎチャネル・トランジスタＱ２を介し
てクロックφＯが入力される信号線に放出し、そのレベ
ルを降下させる旨記述したが、そのレベルをどの程度ま
で低下させることができるかの点に問題がある。
即ち、第３図（Ｂ）に記号ＬＱ２で指示しであるように
、ノードＮｌのレベルが接地側電源レベルＶＳＳに完全
に到達していないのは、ｎチャネル・トランジスタＱ２
の閾値電圧Ｖｔｈに依るものである。
、ノードＮｌのレベルが接地側電源レベルＶＳＳに完全
に到達していないのは、ｎチャネル・トランジスタＱ２
の閾値電圧Ｖｔｈに依るものである。
従って、若し、ｎチャネル・トランジスタＱ２の閾値電
圧■いがｎチャネル・トランジスタＱ４のそれに比較し
て高い場合には、ノードＮ１のレベルが充分に低くなら
ず、ｎチャネル・トランジスタＱ４がオフしないことも
起こり得る。
圧■いがｎチャネル・トランジスタＱ４のそれに比較し
て高い場合には、ノードＮ１のレベルが充分に低くなら
ず、ｎチャネル・トランジスタＱ４がオフしないことも
起こり得る。
本発明は、ｎチャネル・トランジスタＱ２の使用をやめ
、極めて簡単な回路構成を適用することに依り、出力段
トランジスタであるｎチャネル・トランジスタＱ４が確
実にオフするようにし、動作が確実で信頼性が高いクロ
ック発生回路を提供する。
、極めて簡単な回路構成を適用することに依り、出力段
トランジスタであるｎチャネル・トランジスタＱ４が確
実にオフするようにし、動作が確実で信頼性が高いクロ
ック発生回路を提供する。
本発明に依るクロック発生回路に於いては、正側電源線
及び接地側電源線間に直列接続されたｎチャネル・トラ
ンジスタ及び第１のｎチャネル・トランジスタ（例えば
ｎチャネル・トランジスタＱ１及びｎチャネル・トラン
ジスタＱ４）と、該ｎチャネル・トランジスタ及び第１
のｎチャネル・トランジスタの接続点と該第１のｎチャ
ネル・トランジスタのゲート間に接続され且つゲートに
入力クロック（例えば入力クロックφ１）が印加される
べき第２のｎチャネル・トランジスタ（例えばｎチャネ
ル・トランジスタＱ３）と、該第２のｎチャネル・トラ
ンジスタのゲートと前記ｎチャネル・トランジスタに於
ける入力クロック（例えば入力φＯ）が印加されるべき
ゲートとの間に接続されたコンデンサ（例えばコンデン
サＣ１）と、前記ｎチャネル・トランジスタ及び第１の
ｎチャネル・トランジスタの接続点に接続されたブート
ストラップ・コンデンサ（例えばプートストラップ・コ
ンデンサＣ）とを備えた構成になっている。
及び接地側電源線間に直列接続されたｎチャネル・トラ
ンジスタ及び第１のｎチャネル・トランジスタ（例えば
ｎチャネル・トランジスタＱ１及びｎチャネル・トラン
ジスタＱ４）と、該ｎチャネル・トランジスタ及び第１
のｎチャネル・トランジスタの接続点と該第１のｎチャ
ネル・トランジスタのゲート間に接続され且つゲートに
入力クロック（例えば入力クロックφ１）が印加される
べき第２のｎチャネル・トランジスタ（例えばｎチャネ
ル・トランジスタＱ３）と、該第２のｎチャネル・トラ
ンジスタのゲートと前記ｎチャネル・トランジスタに於
ける入力クロック（例えば入力φＯ）が印加されるべき
ゲートとの間に接続されたコンデンサ（例えばコンデン
サＣ１）と、前記ｎチャネル・トランジスタ及び第１の
ｎチャネル・トランジスタの接続点に接続されたブート
ストラップ・コンデンサ（例えばプートストラップ・コ
ンデンサＣ）とを備えた構成になっている。
前記手段を採ることに依り、クロック発生回路をリセッ
トする際、ｎチャネル・トランジスタ及び第１のｎチャ
ネル・トランジスタの各ゲート間に介挿されたコンデン
サの作用に依り、該第１のｎチャネル・トランジスタの
ゲートに印加されるレベルを接地側電源レベルＶＳＳ以
下にして確実にオフすることを可能とし、動作の信頼性
を向上することができる。
トする際、ｎチャネル・トランジスタ及び第１のｎチャ
ネル・トランジスタの各ゲート間に介挿されたコンデン
サの作用に依り、該第１のｎチャネル・トランジスタの
ゲートに印加されるレベルを接地側電源レベルＶＳＳ以
下にして確実にオフすることを可能とし、動作の信頼性
を向上することができる。
第１図は本発明一実施例を説明する為のもので、＜Ａ）
は要部回路図、（Ｂ）はその要所に於ける電圧の推移を
示すタイミング・チャートを表し、第３図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
は要部回路図、（Ｂ）はその要所に於ける電圧の推移を
示すタイミング・チャートを表し、第３図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
本実施例が第３図に見られる従来例と相違する点は、ｎ
チャネル・トランジスタＱ２を１個のコンデンサＣ１に
代替したことである。
チャネル・トランジスタＱ２を１個のコンデンサＣ１に
代替したことである。
第１図（Ａ）に見られる実施例の動作を第１図（Ｂ）に
見られるタイミング・チャートを参照しつつ説明する。
見られるタイミング・チャートを参照しつつ説明する。
先ず、クロックφＯをＶＳＳレベルからＶＣＣレベルに
上昇させると、ｎチャネル・トランジスタＱｌはオフに
なり、出力端ＯＴはＶＣＣレベルを維持する。
上昇させると、ｎチャネル・トランジスタＱｌはオフに
なり、出力端ＯＴはＶＣＣレベルを維持する。
これと同時に、ノードＮ１に於けるレベルは、コンデン
サＣ１の作用でＶＣＣレベルに近づくように押し上げら
れる。
サＣ１の作用でＶＣＣレベルに近づくように押し上げら
れる。
ノードＮ１のレベルが高くなるとｎチャネル・トランジ
スタＱ４はオンとなるから出力端ＯＴはＶＳＳレベルに
降下する。
スタＱ４はオンとなるから出力端ＯＴはＶＳＳレベルに
降下する。
ここで、クロックφ１もｖｓｓレベルからＶＣＣレベル
に上昇させるとｎチャネル・トランジスタＱ３がオンと
なる。
に上昇させるとｎチャネル・トランジスタＱ３がオンと
なる。
従って、ノードＮ１のチャネルは、ｎチャネル・トラン
ジスタＱ３を介して放出され、Ｖ９Ｓレベルに降下し、
ｎチャネル・トランジスタＱ４はオフとなる。
ジスタＱ３を介して放出され、Ｖ９Ｓレベルに降下し、
ｎチャネル・トランジスタＱ４はオフとなる。
このような状態になってから、クロックφ２をＶＣＣレ
ベルからＶＳＳレベルに降下させると、出力端ＯＴに於
けるレベルはＶＳＳレベル以下にブースト・ダウンされ
る。
ベルからＶＳＳレベルに降下させると、出力端ＯＴに於
けるレベルはＶＳＳレベル以下にブースト・ダウンされ
る。
次に、リセットを行う場合には、クロックφ１をＶＣＣ
レベルからＶＳＳレベルに降下させ、ｎチャネル・トラ
ンジスタＱ３をオフとする。
レベルからＶＳＳレベルに降下させ、ｎチャネル・トラ
ンジスタＱ３をオフとする。
また、クロックφ０をＶＣＣレベルからＶＳＳレベルに
降下させると、ｐチャネル・トランジスタＱ１はオンと
なり、出力端ＯＴはＶＣＣレベルに上昇し、ノードＮ１
のレベルは更に降下する。
降下させると、ｐチャネル・トランジスタＱ１はオンと
なり、出力端ＯＴはＶＣＣレベルに上昇し、ノードＮ１
のレベルは更に降下する。
ところで、前記したように、ｎチャネル・トランジスタ
Ｑ３は、クロックφ１をＶＣＣレベルからＶＳＳレベル
に降下させるとオフに向かい、また、出力端ＯＴはクロ
ックφＯをＶＣＣレベルからＶＳＳレベルに降下させた
際にｖｓ３レベルからＶＣＣレベルに上昇しつつある為
、ノードＮ１は出力端ＯＴからｎチャネル・トランジス
タＱ３を介してチャージ・アップされる。
Ｑ３は、クロックφ１をＶＣＣレベルからＶＳＳレベル
に降下させるとオフに向かい、また、出力端ＯＴはクロ
ックφＯをＶＣＣレベルからＶＳＳレベルに降下させた
際にｖｓ３レベルからＶＣＣレベルに上昇しつつある為
、ノードＮ１は出力端ＯＴからｎチャネル・トランジス
タＱ３を介してチャージ・アップされる。
然しなから、このチャージ・アンプは、クロックφ１が
ＶＳＳレベルであるから、ＶＳＳレベルからｎチャネル
・トランジスタＱ３の闇値電圧■いを引いたレベルまで
である。
ＶＳＳレベルであるから、ＶＳＳレベルからｎチャネル
・トランジスタＱ３の闇値電圧■いを引いたレベルまで
である。
従って、第３図について説明した従来例では、この時点
に於けるノードＮ１のレベルが（ＶＳＳ＋Ｖい）である
のに対し、本実施例では、（Ｖ ＳＳ−■い）となるこ
とが明らかであり、その結果、ｎチャネル・トランジス
タＱ４は確実にオフする。
に於けるノードＮ１のレベルが（ＶＳＳ＋Ｖい）である
のに対し、本実施例では、（Ｖ ＳＳ−■い）となるこ
とが明らかであり、その結果、ｎチャネル・トランジス
タＱ４は確実にオフする。
ところで、第１図について説明した実施例に於いては、
その（Ｂ）を見ると明らかであるが、出力端ＯＴがＶＣ
ＣレベルからＶＳＳレベルに低下すると、少しの間、そ
のＶＳＳレベルが維持され、その後、ＶＳＳレベル以下
にブースト・ダウンされることが判る。このように、一
時、ＶＳＳレベルが維持されるのは、ｎチャネル・トラ
ンジスタＱ３をオンにしている時間である。
その（Ｂ）を見ると明らかであるが、出力端ＯＴがＶＣ
ＣレベルからＶＳＳレベルに低下すると、少しの間、そ
のＶＳＳレベルが維持され、その後、ＶＳＳレベル以下
にブースト・ダウンされることが判る。このように、一
時、ＶＳＳレベルが維持されるのは、ｎチャネル・トラ
ンジスタＱ３をオンにしている時間である。
このように、出力端ＯＴのレベルがブースト・ダウンす
る過程に於いてＶＳＳレベルに滞留することは余分に動
作時間を必要とすることになるので好ましくない。
る過程に於いてＶＳＳレベルに滞留することは余分に動
作時間を必要とすることになるので好ましくない。
そこで、前記のような問題を解消した実施例を挙げる。
第２図は本発明に於ける他の実施例を説明する為のもの
で、（Ａ）は要部回路図、（Ｂ）はその要所に於ける電
圧の推移を示すタイミング・チャートをそれぞれ表し、
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
で、（Ａ）は要部回路図、（Ｂ）はその要所に於ける電
圧の推移を示すタイミング・チャートをそれぞれ表し、
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
図に於いて、Ｎ２はノード、Ｑ５及びＱ６はトランジス
タ、φ３はクロックをそれぞれ示している。
タ、φ３はクロックをそれぞれ示している。
本実施例が第１図について説明した実施例と相違する点
は、第１図に見られる実施例では出力端とされていた部
分が第２図ではノードＮ２になっていて、そのノードＮ
２の後に更にＣＭＯ３を一段付加したことである。
は、第１図に見られる実施例では出力端とされていた部
分が第２図ではノードＮ２になっていて、そのノードＮ
２の後に更にＣＭＯ３を一段付加したことである。
この実施例では、当初、ノードＮ２をＶＣＣレベレベく
までチャージ・アップしておき、クロックφ３を“Ｌ”
レベルから“Ｈ”レベルにして、出力端ＯＴをディスチ
ャージすると同時にクロックφ２をＶＣＣレベルからＶ
ＳＳレベルに降下させるものであり、このようにすると
、出力端ＯＴのレベルをｖ。。レベルからＶＳＳレベル
を介してブースト・ダウンする過程でＶＳＳレベルに滞
留することがなくなるものであり、以下、これを更に詳
細に説明する。
までチャージ・アップしておき、クロックφ３を“Ｌ”
レベルから“Ｈ”レベルにして、出力端ＯＴをディスチ
ャージすると同時にクロックφ２をＶＣＣレベルからＶ
ＳＳレベルに降下させるものであり、このようにすると
、出力端ＯＴのレベルをｖ。。レベルからＶＳＳレベル
を介してブースト・ダウンする過程でＶＳＳレベルに滞
留することがなくなるものであり、以下、これを更に詳
細に説明する。
先ず、ブースト・ダウンされたクロックを得る場合、ク
ロックφＯをＶＣＣレベルからＶＳＳレベルまで降下さ
せると、ノードＮ１はＶＣＣレベルからＶＳＳレベルま
で降下し、ｎチャネル・トランジスタＱ４はオフになる
。
ロックφＯをＶＣＣレベルからＶＳＳレベルまで降下さ
せると、ノードＮ１はＶＣＣレベルからＶＳＳレベルま
で降下し、ｎチャネル・トランジスタＱ４はオフになる
。
それと同時に、クロックφ１をＶＳＳレベルからＶＣＣ
レベルに上昇させると、ｎチャネル・トランジスタＱ３
はオンとなり、ノードＮ１とＮ２が接続される。
レベルに上昇させると、ｎチャネル・トランジスタＱ３
はオンとなり、ノードＮ１とＮ２が接続される。
クロックφ３をＶＳＳレベルからＶＣＣレベルに上弄さ
せると、ｎチャネル・トランジスタＱ５はオフ、ｎチャ
ネル・トランジスタＱ６はオンとなり、出力端ＯＴのレ
ベルは降下する。
せると、ｎチャネル・トランジスタＱ５はオフ、ｎチャ
ネル・トランジスタＱ６はオンとなり、出力端ＯＴのレ
ベルは降下する。
このとき、クロックφ２をＶＣＣレベルからＶＳＳレベ
ルに降下させると、ノードＮ２はＶＳＳレベル側に押し
下げられる。
ルに降下させると、ノードＮ２はＶＳＳレベル側に押し
下げられる。
ノードＮ２は前記ｎチャネル・トランジスタＱ６のオン
と同時にＶＳＳレベル以下に降下するので、出力端ＯＴ
に於けるレベルは、急速にＶ。ＣレベルからＶＳＳレベ
ルに立ち下がって、引き続きブースト・ダウンの状態と
なり、その間、ＶＳＳレベルに滞留するようなことはな
い。
と同時にＶＳＳレベル以下に降下するので、出力端ＯＴ
に於けるレベルは、急速にＶ。ＣレベルからＶＳＳレベ
ルに立ち下がって、引き続きブースト・ダウンの状態と
なり、その間、ＶＳＳレベルに滞留するようなことはな
い。
次に、リセットの場合、クロックφ３をＶＣＣレベルか
らＶＳＳレベルに降下させると、ｎチャネル・トランジ
スタＱ５はオン、ｎチャネル・トランジスタＱ６はオフ
となり、出力端ＯＴのレベルは上昇する。これと同時に
ノードＮ２も若干ディスチャージされる。
らＶＳＳレベルに降下させると、ｎチャネル・トランジ
スタＱ５はオン、ｎチャネル・トランジスタＱ６はオフ
となり、出力端ＯＴのレベルは上昇する。これと同時に
ノードＮ２も若干ディスチャージされる。
このような状態になってから、クロックφ２をＶＳＳレ
ベルからＶ。。レベルに上昇させると、ノードＮ１とノ
ードＮ２はｎチャネル・トランジスタＱ３を通じ依然と
して導通状態にあるから、それらノードＮ１及びＮ２に
於けるレベルは、ＶＳＳ十ｖＬｈ（Ｃ３）まで上昇する
。尚、それ以上に上昇すると、ｎチャネル・トランジス
タＱ４がオンになってしまう。
ベルからＶ。。レベルに上昇させると、ノードＮ１とノ
ードＮ２はｎチャネル・トランジスタＱ３を通じ依然と
して導通状態にあるから、それらノードＮ１及びＮ２に
於けるレベルは、ＶＳＳ十ｖＬｈ（Ｃ３）まで上昇する
。尚、それ以上に上昇すると、ｎチャネル・トランジス
タＱ４がオンになってしまう。
ここで、クロックφ１をＶ。。レベルからＶＳＳレベル
に降下させ、ｎチャネル・トランジスタＱ３をオフにす
る。
に降下させ、ｎチャネル・トランジスタＱ３をオフにす
る。
この後、クロックφＯを■ｓｓレベルからＶＣＣレベル
に上昇させると、ノードＮ１のレベルは上昇し、ｎチャ
ネル・トランジスタＱ４はオフとなるから、ノードＮ２
はＶＳＳレベルにクランプされるものである。
に上昇させると、ノードＮ１のレベルは上昇し、ｎチャ
ネル・トランジスタＱ４はオフとなるから、ノードＮ２
はＶＳＳレベルにクランプされるものである。
本発明に依るクロック発生回路に於いては、正側電源線
と接地側電源線との間にＣＭＯＳを介挿し、該ＣＭＯ３
を構成するｎチャネル・トランジスタ及びｎチャネル・
トランジスタそれぞれのゲート間をコンデンサで接続し
且つ該ｎチャネル・トランジスタ及びｎチャネル・トラ
ンジスタの接続点と該ｎチャネル・トランジスタのゲー
トとを接離するｎチャネル・トランジスタを接続した構
成になっている。
と接地側電源線との間にＣＭＯＳを介挿し、該ＣＭＯ３
を構成するｎチャネル・トランジスタ及びｎチャネル・
トランジスタそれぞれのゲート間をコンデンサで接続し
且つ該ｎチャネル・トランジスタ及びｎチャネル・トラ
ンジスタの接続点と該ｎチャネル・トランジスタのゲー
トとを接離するｎチャネル・トランジスタを接続した構
成になっている。
この構成を採ることに依り、クロック発生回路をリセッ
トする際、前記コンデンサの作用に依り、０ＭＯ３に於
けるｎチャネル・トランジスタのゲートに印加されるレ
ベルを接地側電源レベルＶＳＳ以下にして確実にオフす
ることができ、従って、動作の信鯨性は向上する。
トする際、前記コンデンサの作用に依り、０ＭＯ３に於
けるｎチャネル・トランジスタのゲートに印加されるレ
ベルを接地側電源レベルＶＳＳ以下にして確実にオフす
ることができ、従って、動作の信鯨性は向上する。
第１図は本発明一実施例を説明する為のもので、（Ａ）
は要部回路図、（Ｂ）はその要所に於ける電圧の推移を
示すタイミング・チャート、第２図は本発明に於ける他
の実施例を説明する為のもので、（Ａ）は要部回路図、
（Ｂ）はその要所に於ける電圧の推移を示すタイミング
・チャート、第３図は従来例を説明する為のもので、（
Ａ）は要部回路図、（Ｂ）はその要所に於ける電圧の推
移を示すタイミング・チャートをそれぞれ表している。 図に於いて、Ｑｌ乃至Ｃ４はトランジスタ、Ｃはブート
ストラップ・コンデンサ、Ｃ１はコンデンサ、φ０．φ
１．φ２は入力クロック、ＯＴは出力端、Ｎ１はノード
、ＶＣＣは正側電源レベル、ＶＳＳは接地側電源レベル
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部回路図 （Ａ） 第１図 実施例の要部回路図 （Ａ） 第２図 従来例の要部回路図 （Ａ） 第３図 〉 〉
は要部回路図、（Ｂ）はその要所に於ける電圧の推移を
示すタイミング・チャート、第２図は本発明に於ける他
の実施例を説明する為のもので、（Ａ）は要部回路図、
（Ｂ）はその要所に於ける電圧の推移を示すタイミング
・チャート、第３図は従来例を説明する為のもので、（
Ａ）は要部回路図、（Ｂ）はその要所に於ける電圧の推
移を示すタイミング・チャートをそれぞれ表している。 図に於いて、Ｑｌ乃至Ｃ４はトランジスタ、Ｃはブート
ストラップ・コンデンサ、Ｃ１はコンデンサ、φ０．φ
１．φ２は入力クロック、ＯＴは出力端、Ｎ１はノード
、ＶＣＣは正側電源レベル、ＶＳＳは接地側電源レベル
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部回路図 （Ａ） 第１図 実施例の要部回路図 （Ａ） 第２図 従来例の要部回路図 （Ａ） 第３図 〉 〉
Claims (1)
- 【特許請求の範囲】 正側電源線及び接地側電源線間に直列接続されたｐチャ
ネル・トランジスタ及び第１のｎチャネル・トランジス
タと、 該ｐチャネル・トランジスタ及び第１のｎチャネル・ト
ランジスタの接続点と該第１のｎチャネル・トランジス
タのゲート間に接続され且つゲートに入力クロックが印
加されるべき第２のｎチャネル・トランジスタと、 前記第１のｎチャネル・トランジスタのゲートと前記ｐ
チャネル・トランジスタの入力クロックが印加されるべ
きゲートとの間に接続されたコンデンサと、 前記ｐチャネル・トランジスタ及び第１のｎチャネル・
トランジスタの接続点に接続されたブートストラップ・
コンデンサと を備えてなることを特徴とするクロック発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024955A JPS62183621A (ja) | 1986-02-08 | 1986-02-08 | クロツク発生回路 |
| DE87301049T DE3787385T2 (de) | 1986-02-08 | 1987-02-05 | Generatorschaltung zur Taktsignalerzeugung. |
| EP87301049A EP0233734B1 (en) | 1986-02-08 | 1987-02-05 | Clock signal generating circuit |
| US07/011,947 US4760281A (en) | 1986-02-08 | 1987-02-06 | Clock signal generating circuit |
| KR8700960A KR900001807B1 (en) | 1986-02-08 | 1987-02-06 | Clock signal generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024955A JPS62183621A (ja) | 1986-02-08 | 1986-02-08 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183621A true JPS62183621A (ja) | 1987-08-12 |
Family
ID=12152407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61024955A Pending JPS62183621A (ja) | 1986-02-08 | 1986-02-08 | クロツク発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4760281A (ja) |
| EP (1) | EP0233734B1 (ja) |
| JP (1) | JPS62183621A (ja) |
| KR (1) | KR900001807B1 (ja) |
| DE (1) | DE3787385T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900004191B1 (ko) * | 1987-03-18 | 1990-06-18 | 삼성전자 주식회사 | Rc시정수를 이용한 가변 클럭 지연회로 |
| US5084638A (en) * | 1991-03-11 | 1992-01-28 | Motorola, Inc. | Driver circuit with controlled output drive signal characteristics |
| JP2709783B2 (ja) * | 1992-12-17 | 1998-02-04 | 三菱電機株式会社 | 昇圧回路 |
| KR0179852B1 (ko) * | 1995-10-25 | 1999-04-15 | 문정환 | 차지 펌프 회로 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687933A (en) * | 1979-12-19 | 1981-07-17 | Fujitsu Ltd | Bootstrap circuit |
| US4352996A (en) * | 1980-03-21 | 1982-10-05 | Texas Instruments Incorporated | IGFET Clock generator circuit employing MOS boatstrap capacitive drive |
| JPS5788594A (en) * | 1980-11-19 | 1982-06-02 | Fujitsu Ltd | Semiconductor circuit |
| US4496851A (en) * | 1982-03-01 | 1985-01-29 | Texas Instruments Incorporated | Dynamic metal oxide semiconductor field effect transistor clocking circuit |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
| JPS5958920A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | バツフア回路 |
| US4496852A (en) * | 1982-11-15 | 1985-01-29 | International Business Machines Corporation | Low power clock generator |
| JPS60140924A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| US4636657A (en) * | 1984-08-29 | 1987-01-13 | Texas Instruments Incorporated | High speed CMOS clock generator |
-
1986
- 1986-02-08 JP JP61024955A patent/JPS62183621A/ja active Pending
-
1987
- 1987-02-05 EP EP87301049A patent/EP0233734B1/en not_active Expired - Lifetime
- 1987-02-05 DE DE87301049T patent/DE3787385T2/de not_active Expired - Fee Related
- 1987-02-06 KR KR8700960A patent/KR900001807B1/ko not_active Expired
- 1987-02-06 US US07/011,947 patent/US4760281A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0233734A3 (en) | 1989-03-29 |
| DE3787385T2 (de) | 1994-01-13 |
| EP0233734A2 (en) | 1987-08-26 |
| EP0233734B1 (en) | 1993-09-15 |
| KR870008438A (ko) | 1987-09-26 |
| DE3787385D1 (de) | 1993-10-21 |
| US4760281A (en) | 1988-07-26 |
| KR900001807B1 (en) | 1990-03-24 |
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