JPS6020243A - 中央演算処理回路応用装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、たとえばバーンナルコンピュータなど、大規
模集積回路化さｎた中央演算処理回路を用いた装置に係
り、特にプログラムの動作速度を可変とするに好適な動
作速度可変機能に関するものである。

〔発明の背景〕

従来、中央演算処理回路（以下、ＣＰＵと略称する）を
応用した装置では、ＣＰｕ用のクロ９り信号として、あ
らかじめ定められた固定周波数のクロック信号を使用す
るものが多（、ＣＰＨの動作速度を可変にすることはほ
とんどなかった。従来技術の範囲で動作速度を可変にす
る方法としては、（１）原発振回路を周波数可変形の発
振回路にする、（２）周波数の異なる複数系統の発振回
路を設は切り換えて使用する、などの方法があった。し
かり、、ＣＰＵを用いたゲーム装置やパーソナルコンピ
ュータでは、周辺素子や周辺装置が一定の周波数のクロ
ック信号を必要とする場合が多く、さらに、こｎらの周
辺素子や周辺装置を動量よく駆動するために０２口の動
作クロづり信号をこｎらのクロック信号に一致させる必
要があった。そのため、ゲーム装置やパーソナルコンピ
ュータではＣＰロクロ吋り信号として固定周波数の信号
を用いるものがほとんどで、まｎに上述した（２）の方
法によって２種類のクロック信号を切り換えができるも
のがあるのみであり、プログラムの動作速度を自由に可
変することができないという欠点があった。

たとえば、あるプログラムについての動作速度は一定と
なるため、そのプログラムに熟練した人にとって最適な
動作速度であっても初心者にとって扛早すぎる動作速度
となったりした。また、逆に初心者に最適な動作速度で
あっても熟輛した人にとっては遅すぎる動作速度となる
という操作性上の問題をまねく原因となっていた。

〔発明の目的〕

本発明の目的な、上記した従来技術の欠点をなくり、Ｃ
ＰＵクロヅク信号として固定周波数の信号を用いた装置
であっても、使用者が自分に最適なプログラムの動作速
度を可変できる機能を備えたゲーム装置やパーソナルコ
ンピュータなどのＣＰＵ応用装置を提供することにある
。

〔発明の概要〕

上記した目的を達成するために、本発明では、あらかじ
め定めらｔ″Ｌ７ｔＬ７ｔプログラムｆているアドレス
範囲を識別するアドレス識別手段と、グログラムの動作
速度を設定する動作速度設定手段と、上記アドレス識別
手段から出方さｎる識別信号をもとに上記動作速度設定
手段で設定さｎる設定値に対応した遅延信号を発生する
遅延信号発生手段と、上記遅延信号を入力してＣＰＵの
動作を一時停止する動作一時停止手段を設ける。そｎに
より、ＣＰＵがあるアドレス範囲を動作中であることを
上記アドレス識別手段によって識別し、上記識別信号を
もとに上記動作速度設定手段で設定した設定値に対応し
た遅延信号を上記遅延信号発生手段によりて発生し、こ
の遅延信号を上記動作一時停止手段に入力してＣＰ［Ｊ
の動作を一時停止し、上記動作速度設定手段によって動
作速度を可変可能にしたことを特徴とする。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は、本発明によるＣＰ（Ｊ応用装置の一実施例を
示すブロヴク図である。同図において、１はＣＰＩＪ、
２はＣＰＵの動作ノログラムを格納するためのシステム
メモリ（以下システムＲＯＭと略称する）、３はデータ
を格納するためのメモリ（以下データＲＡＭと略称する
）、４は０２口が周辺回路とデータの授受を行なうため
のデ’　ハスｓ　５　ｈ　ＣＰ　Ｕのアドレスバス、６
扛コントロールバス、７はクロヴク発生回路、８はシス
テムの機能拡張用に追刀口さｎる拡張メモ１ハ　９はＣ
ＰＵの出力回路となる表示インタフェース回路、１０は
キーボード、１１はＣＰＵの入力回路となるキーボード
インタフェース回路である。また、１６は動作速度可変
回路であり、１２のアドレス識別回路、１３の動作速度
設定回路、１４の遅延信号発生回路、１５の動作一時停
止回路から構成さｎている。

また、第２図は、第１図に示すＣＰＵ応用装置の番地割
付の一例を示す図である。第１図において、ＣＰＵ１は
いわゆるマイクロコンピュータと呼ばｎる中央演算処理
回路である。ＣＰＵ１は通常複数と、ソトの演算処理を
同時に行えるが、本例では説明の便宜上８ピ・ソト並列
処理可能なＣＰＵとし、アドレスバス５は１６本の差動
線路が出力さｎ１コントロールバス６はリードライト制
御信号のみであるとする。ＣＰＵ１は０番地から６５５
６５番地（１６進数で表現するとＦＦＦＦ番地となり表
現上簡単となるため、以下番地表現は１６進数とする）
までの番地出力が可能であり、第２図に示すように各回
路を番地によって分離している。すなわち、システムの
処理手順（プログラム）が記憶さするシステムＲＯＭ２
は（Ｅｏｏｏ）１６査地から（ＦＦｉＦ）１６番地まで
の計８キロバイトの容量、データＲ＾Ｍ３は０番地から
（０ＦＦＦ）１６番地の計４キロバイトの容量、さらに
、表示用インタフェース回路９内に内蔵さｎている宍示
メモリは（８０ａＯン１６番地から（ＢＦＦＦ）＋６番
地の計１６キロバイトの容量が割り当てろｎている。ま
た、残りの番地は拡張メモ！７８［１！Ｉジ当てらｎて
いる。このほか、キーボードインタフェース回路１１や
、表示メモリ以外の表示インターフェースに用いらルる
入出力制御用の番地が存在するが、容量的に数バイトし
か必要としないため、第２図では省略している。

さて、第１図に示すブロリク図の概略動作を以下に説明
する。まず、０２口１がシステムＲＯＭ２の命令ｆ；ｒ
：読むべく、アドレスバス５とにシステムＲＯＭ　２の
特定番地を、またコントロールバス６にはリード信号を
出力し、データバス４を経てシステムＲＯＭ２の記憶内
容を読み取る。こｎを命令として次々に実行し、データ
ＲＡＭ３や表示メモリの記憶内容を変更しタリ、キーボ
ードインタフェース回路１１を経てキーボード１０の押
下情報を読んだジするなど入出力回路とデータを授受し
てシステムを動作させる。この時、ＣＰＵ１が動作する
に必要な固定周波数のクロづり信号を発生する回路がク
ローツク発生回路７である。ＣＰＵ１に必要なり口・Ｉ
り信号は、Ｃ’ＰＵの種類によって２種類考えらｎる。

１つは１株式会社日立製作所製ＣＰＵ％ＨＤ４６８００
のように１バスサイクルが１クロヅクサイクルとなるよ
うなタイプと、もう１つは、同社製ＣＰＵ、ＨＤ６８０
９や、日本電気株式会社製ＣＰＵ、μＰ０７８０のよう
に１バスサイクルが複数クロヴクサイクルとなるような
タイプである。いずれのクロック信号でおってもこのク
ロック発生回路７とＣＰＵ１との間に動作速度可変回路
１６を設け、クロック信号を必要に応じて間引くことで
、ＣＰＵ１の動作速度を任意に可変することができる。

たとえば、アドレス識別回路１２によって拡張メモリ８
に割り当てらｎたアドレス範囲を識別し、遅延信号発生
回路１４で遅延信号を発生し、動作一時停止回路１５に
供給すると、システムズログラムはある一定の動作速度
で動作するが、拡張メモリ８に入っているプログラムを
実行する場合には、動作速度設定回路１３によって動作
速度を可変することができることとなる。動作速度は、
拡張メモリ８に格納され九プログラムを実行中であって
も変更することができる。

第３図は、第１図における動作速度可変回路１６の具体
例を示す回路図であジ、第４図は第３図を説明するため
の各部信号波形図である。ａル３図において、１７はア
ドレス識別回路１２に相当するＮ　ＡＮＤ回路、１８は
遅延信号発生回路１４に相当する単安定マルチバイブレ
ータ回路である。単安定マルチバイブレータ回路１８に
は、出力パルス幅を決定するコンデンサＣと可変抵抗Ｖ
Ｆｔが接続され、可変抵抗ＶＲが第１図の動作速度設定
回路１３に相当する。また、１９は、クリア入力端子付
き双安定マルチバイブレータ回路（以下、ＤＦＦ回路と
略称する）、２０はＯＦＦ回路、２１はＮＯＴ回路、２
２はＡＮＤ回路である。また、３０〜３５は信号路でろ
９、そｎぞｎの信号路の信号波形例を第４図に示す。

第５図において、クロック発生回路７は、第４図Ｌａｌ
に示すような周期テ。のクロｉり信号を発生し、Ｎ　Ｏ
’ｆ’回路２１を経てＤＦＦ回路２００ＧＫ入力端子と
、ＡＮＤ回路２２の一方の入力端子に供給さｎる。Ｎ　
ＡＮＤ回路１７の入力端子には、アドレスバス５とコン
トロールバス６が供給すれており、この入力端子の条件
があらかじめ定めらｎたアドレス条件にならない場合は
、ＮＡＮＤ回路１７の出力はハイレベルのままである。

すると信号路３０．３Ｌ３３．３４を経由して、ＡＮＤ
回路２２のもう一方の入力は−・イレペルとなり、ＡＮ
Ｄ回路２２の出力端子には、り四ヴク発生回路６より供
給さルるクロック信号が現わｎる。このクロック信号は
、信号路３５を経由してＣＰＵ１に供給さｎ１前述のＨ
Ｄ４６８００タイツのＣＰＵでは次のアドレスの命令を
実行する仁ととなる。しかし、実行さｎた命令のアドレ
スがあらかじめ定めらｎたアドレス条件になる場合は、
ＮＡＮＤ回路１７の出力は第４図ＣＧ）に示すように識
別信号を発生する。この識別信号をうけて、単安定マル
チバイブレータ回路１８はＭＪＫ抵抗ＶＲとコンデンサ
Ｃで決定さｎるパルス幅Ｔなる遅延信号を第４図１ｄｌ
に示すように信号路３１に出力する。ＤＦＦ’回路１９
は、第４図（・）に示すようにこあ遅延信号の立ち上が
９でセブトさｎｌその出力信号が次のＤＦＦ’回路２０
に信号路３３を経て伝達さｎた時リセットさ几る。した
がって、ＯＦＦ回路２０の出力信号は、第４図（ｆ）　
Ｋ示すように、遅延信号の立ち上が９タイミングの次に
到来するクロック信号の二ち下がりから′ｒｏ期間だけ
ローレベルを保持するクロックグー１１号として、ＡＮ
Ｄ回路ηに供給さｎる。クロづクゲート信号がローレベ
ル状態では、クロック信号がゲートさ牡て出力さｎない
事となり、第４図りのような信号としてＣＰｕ１に供給
さｎる。この結果、あらかじめ定めらｎた識別アドレス
の条件が成立した時には、クロック信号のゲートさｎた
分だけＣＰＵ　１の動作速度が低下することきなる。

次に、遅延信号のパルス幅Ｔと動作速度の関係につＡて
更に説明する。第５図は、こｎらの関係を説明する友め
の図で、ｃｐｕｉから出力さｎるアドレスが全てあらか
じめ定められた識別アドレスの条件を満たし九時に、遅
延信号のパルス幅の変化によってＣＰＵ１に供給される
クロック信号がどう変わるかを示したものである。同図
においてｓ　ｌａｌ　＋　（ｂｌ　Ｉ　ｌａｌは第４図
と同様に識別アドレスの条件が成立した場合を示す。ま
た、遅延信号がｔｄ＋に示すようにパルス幅”（０〈Ｔ
、＜Ｔｉ）に設定さｎると、クロックゲート信号が（ｅ
ｌのようにクロック信号の１周期ごとにローレベルとな
ることになり、（ｆ）に示すようにＣＰＵ１に供給さｎ
るり゛ロヅク信号は（ａｌの頂度半分となる。従って動
作速度も半分におさえらｎる。苫うに、遅延信号がパル
ス幅Ｔ２（９≦’Ｉ’２＜ｙＴｏ）の時は波１　、　ｔ
ｈｌ　、　（ｉｌに示すようにＣＰＵ１に供給さｎるク
ロック信号は１６８お。あう、１，１ゆ。７．１０＞　
７＠　Ｔ　５゜（’　Ｔ’ｏ≦Ｔ　ｓ　＜　Ｔ’ｏ　）
’）　時ｈ、（ｊｌ　、　（ｋｌ　、　（１＋　ｖｃ　
示ｔ　ｊ２ うＫＣＰＵｌに供給さｎるクロック信号は１倍となる。

このように、遅延信号のパルス幅によってＣＰＵ１に供
給するクロック信号を一倍に自由り に可変することができる。（Ｎは２より大きい自然数）
したがって、第３図の回路例では、動作速度をＴ倍迄可
変することができる。

第６図は、第１図における動作速度可変回路１６の他の
具体例を示す回路図であり、第３図と同一回路には同一
符号を付しである。第３図との太きな違いはＤＦＦ回路
１９が省かｎて、単安定マルチバイブレータ回路１８の
出力である遅延信号が、信号路３１によってＤＦＦ回路
２０に直接入力さｎている点である。このような回路構
成によって信号路３４に出力されるクロックゲート信号
が数クロック周期間ローレベルを保つことができるため
、動作速度を一倍以下にすることも可能となる。

第７図は、本発明による他の実施例を示したもので、第
１図の実施例と原理的に同一であるが、ＣＰＵＩが動作
一時停止入力を備えている場合の回路例である。同図に
おいて、２３は第１図アドレス識別回路１２に相当する
テコーダ回路、２４はシフトレジスタ回路、２５はＮＯ
Ｔ回路、２６はＯＲ回路でおる。また、シフトレジスタ
回路２４ＮＯＴ回路２５．ＯＲ回路２６で５［図遅延信
号発生回路１４に相当し、シフトレジスタ回路２４の各
出力を選択してＣＰＵ１に遅延信号として供給するスイ
ッチＳＷが、第１因動作速度設定回路１３に相西する。

ｔた回路としては、ＣＰＩＪｌのクロック信号入力端子
と、レディ入力またはウェイト人力端子とに接続する信
号線とＣＰＵ１の一部となるが、第１因動作一時停止回
路１５に相当する部分から構成さルる。第８図は、この
第７図回路の動作を説明する友めの各部信号波形図であ
る。第８図１ａ）Ｉｃ示すクロック信号は、前述のＨＤ
６８０９タイプのＣＰＵに使用さｎる場合の波形図であ
り、（ｂ）に示すように４クロツクで１バスサイクルに
相当する場合を示す。スイ噌チｓｗのａ端子とｂ端子が
接続さｎている場合、第８図（ｂｌのようにアドレスバ
ス５にあらがじめ定めらｆした識別アドレスが出力さｎ
１テコーダ３ｏによってデコードされ信号路３０に（ｃ
ｌのような識別信号が出力さｎても、信号路３１の遅延
信号がローレベルになることはない。ＮＯＴ回路２５と
ＯＲ回路２６は識別信号の豆ち下が９時にシフトレジス
タ回路２４のクリア端子ＣＲにクリア信号を加えるため
のものである。シフトレジスタ回路２４のＱムからＱｌ
までの一’ｔｎ−ｔ：ｎの出力はクリアさｎた後。

相当するクロック信号の数だけローレベルヲ保つ回路と
なっている−　したがって、スイッチＳＷのＣ端子とＣ
端子が接続さｎる場合には、第８図（ｅ）。

（ｆｌ　、　ｔ８１に示すように、そのバスサイクルが
７だけ伸びることとなる。さらに、Ｃ端子とｄ端子が接
続さｎる場合には、第８図１））ｌ　、　ｔｅｌ　、　
（ｊｌと÷バスサイクル伸びることとなる。さらにまた
、この回路構成が最も動作速度が遅くなる場合は、スイ
ブチＳＷのＣ端子と８端子を接続した時で、第８図（ｋ
）。

（ｎｌ　、　（ｍ＋に示すように÷バスサイクル伸びろ
こととなる。従って、第７図の回路例では、テコータ３
０で識別できるアドレス範囲のプログラムを１倍から１
倍迄の動作速度の範囲で自由に可変できることとなる。

もちろん、アドレス範囲の指定はツーログラムの格納さ
ｎるメモリだけにかぎらず、たとえば第２図にあるよう
な表示用メモリの部分に設定しても同様に茨示に関する
プログラムの動作速度を可変できることとなる。

ｔた、システムの構成によっては、データ格納用メモリ
にダイナミヴク形のＲＡ’Ｍを用いて、ＣＰＵによって
り７レヴシユを行なっているため、長期にわたってＣＰ
Ｕのバスサイクルを停止することができない場合がある
が、一定パルス幅以上の遅延信号の発生を検知して、ダ
イナミーＩり形ＲＡＭのりフレブシュを別途用けること
で本発明を実施できる。

第９図、第１０図は、本発明の実施態様の例を示したも
のである。第９回灯、パーソナルコンピュータの本体に
動作速度設定つまみを設け、アドレス識別範囲を拡張メ
モリに割り当てらｎｙ（アドレスとし、ＲＯＭ刀−トリ
ツクを挿入しカートリッジ内のプログラムを実行する時
に動作速度変更を可能とした例を示す。第１０図は、挿
入するＲＯＭカートリッジ側に動作速度設定つま′みを
設けた例である。この場合、同図に示すように拡張メモ
リ８用に既にテコードさｆＬ７＝Ｃ信号を拡張メモリ８
と遅延信号発生回路１４とに共通に供給しても動作速度
を自由に変更できる機能に変わりはなくより簡単な回路
構成で動作速度可変が可能となる。

〔発明の効果〕

以上述べたように、本発明によルば、クロック信号とし
て固定周波数の信号を用いたＣＰＣ応用装置に、使用者
が自分に最適な１０グラムの動作速度を設定できる新し
い機能を提供することができる。また、こｎによって、
プログラムさｔｌ、た内容の熟＃！度に応じて動作速度
が設定できるようになるため操作性が良くなる。

【図面の簡単な説明】

第１図は本発明によるＣＰ口応用装置の一実施例を示す
プロ・ツク図、第２図は第１図の装置の番地割付の一力
を示す図、第３図は第１図における動作速度可変回路の
具体的回路例を示すプロ・ツク図、第４図および第５図
は第３図説明のための信号波形図、また、第６図は第１
図の動作速度可変回路の他の具体的回路例を示す図、第
７図は本発明の他の実施例を示す図、第８図は第７図説
明のための信号波形図、第９図、第１０図は本発明の実
施様態を示す図である。 １・・・ＣＰＵ、２・・・システムＲＯＭ％　３・・・
データＲＡＭ、８・・・拡張メモリ、７・・・クロ・ツ
ク発生回路、１２・・・アドレス識別回路、１３・・・
動作速度設定回路、１４・・・遅延信号発生回路、１５
・・・動作一時停止回路、１６・・・動作速度可変回路
。 才３図 才４ツ 第５図 （））こＰｌ、／クロック主　゛ オ８図 才ＩＯ日 ＲＯＭカーｌり、シ゛ 補正をする者 １回との１別　特許出願人 ？・　称　＋５１０）林式会１１　日　立　製　ｆ￥　
所別紙 第９図、第１０図は、本発明の実施態様の例を示したも
のである。第９図は、パーソナルコンピュータ３６の本
体に動作速度設定つまみ６７を設け、アドレス識別範囲
を拡張メモリに割り当てられたアドレスとし、ＲＯＭカ
ートリッジ３８を挿入しカートリッジ内のプログラムを
実行する時に動作速度変更を可能とした例を示す。第１
０図は、挿入するＲＯＭカー）　ＩＪッジ３９側に動作
速度設定つまみ４０を設けた例である。この場合、同図
に示すように拡張メモリ８用に既にデコードされた信号
を拡張メモリ８と遅延信号発生回路１４とに共通に供給
しても動作速度を自由に変更できる機能に変わりはなく
より簡単な回路構成で動作速度可変が可能となる。なお
、同図中４１は拡張バス接続端子である。

Claims (1)

【特許請求の範囲】
1. 所定の周波数のパルス信号を発生する発振回路の出力パ
   ルス信号に基いて動作する中央演算処理回層（以下、Ｃ
   ＰＵと略称する）を備えたＣＰＵ応用装置において、上
   記ＣＰＵから出力さルるアドレス信号を入力し、あらか
   じめ定めらｎたアドレス範囲を識別するアドレス識別手
   段と、上記ＣＰＨの動作速度を設定する動作速度設定手
   段と、上記アドレス識別手段から出力さｎる識別信号を
   入力し上記動作速度設定手段で設定さｎる設定値に対応
   した遅延信号を発生する遅延信号発生手段と、上記遅延
   信号と前記発振回路の出力パルス信号を入力して上記遅
   延信号によって前記パルス信号のパルス数を減少させて
   ＣＰＵの処理動作を一時停止する動作一時停止手段を設
   け、上記ＣＰＵがあらかじめ足めらｎたアドレス範囲を
   動作中には上記動作速度設定手段によって動作速度を可
   変可能にしたことを特徴とするｃｐｏ応用装置。