JPS636654A - Ｃｐｕの待ち制御回路 - Google Patents
Ｃｐｕの待ち制御回路Info
- Publication number
- JPS636654A JPS636654A JP15076986A JP15076986A JPS636654A JP S636654 A JPS636654 A JP S636654A JP 15076986 A JP15076986 A JP 15076986A JP 15076986 A JP15076986 A JP 15076986A JP S636654 A JPS636654 A JP S636654A
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- Japan
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- memory
- gate
- circuit
- queuing
- control circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセサによるＣＰＵ回路に関し、特
にＩ／Ｏ装置において入出力命令を実行したときに有効
なレディ信号の生成に関する。
にＩ／Ｏ装置において入出力命令を実行したときに有効
なレディ信号の生成に関する。
（従来の技術）
従来、この種のＣＰＵ回路においてＩ／Ｏ装置に対する
入出力命令を実行したときの待ち制御は、そのＩ／Ｏ装
置の特性による待ち時間をハードウェアにより固定しで
あるか、あるいはジャンパの接続替えにより可変にする
構成が公知である。
入出力命令を実行したときの待ち制御は、そのＩ／Ｏ装
置の特性による待ち時間をハードウェアにより固定しで
あるか、あるいはジャンパの接続替えにより可変にする
構成が公知である。
第２囚は、ジャンパの接続替えにより待ち時間を可変に
する構成の一例を示す回路図である。
する構成の一例を示す回路図である。
第２図において、２１ ハＯＲ’７’ −ト、２２はＡ
ＮＤゲート、２３はＡＮＤゲート、２４はフリップフロ
ップ、２５．２６はそれぞれ計数回路、２．７はジャン
パ端子である。
ＮＤゲート、２３はＡＮＤゲート、２４はフリップフロ
ップ、２５．２６はそれぞれ計数回路、２．７はジャン
パ端子である。
第２図において、ＯＲゲート２１に入力された信号線／
Ｏ１，／Ｏ２上のＩ／Ｏ読出し／書込み信号によりフリ
ップフロップ２４がセットされ、フリップフロップ２４
のＱ出力は計数回路２５．２６のデータ入力端子Ｄｏに
加えられる。計数回路２５．２６では待ち時間を計数し
てジャンパ端子２７に出力する。ジャンパ端子２７は、
計数回路２５．２６により設定された複数の待ち時間の
うちのひとつを選択して出力する。ＡＮＤケート２２は
、アドレスバス信号線／Ｏ５の下位４ビツトＡ４〜Ａ７
のＡＮＤ条件を選択する。
Ｏ１，／Ｏ２上のＩ／Ｏ読出し／書込み信号によりフリ
ップフロップ２４がセットされ、フリップフロップ２４
のＱ出力は計数回路２５．２６のデータ入力端子Ｄｏに
加えられる。計数回路２５．２６では待ち時間を計数し
てジャンパ端子２７に出力する。ジャンパ端子２７は、
計数回路２５．２６により設定された複数の待ち時間の
うちのひとつを選択して出力する。ＡＮＤケート２２は
、アドレスバス信号線／Ｏ５の下位４ビツトＡ４〜Ａ７
のＡＮＤ条件を選択する。
（発明が解決しようとする問題点）
上述した従来のＣＰＵ回路においては、Ｉ／Ｏ装置に対
する入出力命令を実行したときの待ち時間をハードウェ
ア的に固定しているか、あるいはジャンパなどの接続替
えにより可変すると云うようになっているので、ＣＰＵ
により制御されるＩ／Ｏ装置の特性の相違に応じて待ち
時間を変更する場合には、ハードウェアの改造、あるい
はジャンパの接続替えを行うことになり。
する入出力命令を実行したときの待ち時間をハードウェ
ア的に固定しているか、あるいはジャンパなどの接続替
えにより可変すると云うようになっているので、ＣＰＵ
により制御されるＩ／Ｏ装置の特性の相違に応じて待ち
時間を変更する場合には、ハードウェアの改造、あるい
はジャンパの接続替えを行うことになり。
その都度、ハードウェアを変更しなけれはならないと云
う欠点がある。
う欠点がある。
本発明の目的は、各Ｉ／Ｏの特性に応じた待ち制御時間
を予めプログラムにより設定しておくメモリを備え、こ
のメモリに設定された待ち時間に応じてマイクロプロセ
サに戻すレディ信号を作成することにより上記欠点を除
去し、各Ｉ／Ｏの特性に応じた待ち制御を行うことがで
きるように構成したＣＰＵの待ち制御回路を提供するこ
とにある。
を予めプログラムにより設定しておくメモリを備え、こ
のメモリに設定された待ち時間に応じてマイクロプロセ
サに戻すレディ信号を作成することにより上記欠点を除
去し、各Ｉ／Ｏの特性に応じた待ち制御を行うことがで
きるように構成したＣＰＵの待ち制御回路を提供するこ
とにある。
（問題点を解決するための手段）
本発明によるＣＰＵの待ち制御回路はメモリと、計数回
路と、セレクタ回路と、ゲート群とを具備して構成した
ものである。
路と、セレクタ回路と、ゲート群とを具備して構成した
ものである。
メモリは、ＣＰＵのＩ／Ｏ装置に対する入出力命令を実
行する場合に、Ｉ／Ｏ装置の特性に応じた待ち時間を予
めプログラムにより設定するためのものである。
行する場合に、Ｉ／Ｏ装置の特性に応じた待ち時間を予
めプログラムにより設定するためのものである。
計数回路は、メモリに設定された待ち時間に応シテマイ
クロプロセサに返すレディ信号を作成するためのもので
ある。
クロプロセサに返すレディ信号を作成するためのもので
ある。
セレクタ回路は、工／Ｏ装置の特性に応じて計数回路の
計数結果を選択するためのものである。
計数結果を選択するためのものである。
ゲート群は、Ｉ／Ｏ装置に対する入出力命令における待
ち制御を一元的、且つ、汎用的に行うためのものである
。
ち制御を一元的、且つ、汎用的に行うためのものである
。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるＣＰＵの待ち制御回路の一実施
例を示す回路図である。第１図において、１は各Ｉ／Ｏ
に対する待ち時間を予めプログラムにより設定しておく
ためのメモリである。ここでは、メモリ領域のアドレス
Ｆ Ｆ Ｆ ＯＨ〜Ｆ Ｆ Ｆ ＦＨの１６バイトを、
この待ち時間設定用のメモリに割付けた例を示している
。また、このとき設定されるデータは１バイト（８ビツ
ト）の下位４ビツトを使用し、そのうち下位３ピツトを
待ち時間データとして使用し、残りの４ビツト目を、そ
のときの下位３ビツトのデータが有効であるか否かを示
すバリッド用のデータとして使用している。
例を示す回路図である。第１図において、１は各Ｉ／Ｏ
に対する待ち時間を予めプログラムにより設定しておく
ためのメモリである。ここでは、メモリ領域のアドレス
Ｆ Ｆ Ｆ ＯＨ〜Ｆ Ｆ Ｆ ＦＨの１６バイトを、
この待ち時間設定用のメモリに割付けた例を示している
。また、このとき設定されるデータは１バイト（８ビツ
ト）の下位４ビツトを使用し、そのうち下位３ピツトを
待ち時間データとして使用し、残りの４ビツト目を、そ
のときの下位３ビツトのデータが有効であるか否かを示
すバリッド用のデータとして使用している。
従って本実施例では、待ち時間データとじて０〜７の８
１！！類のデータを設定することができる。２，３はそ
れぞれＣＰＵによりＩ／Ｏ装置に入出力命令を実行した
ときからの待ち時間を計数する計数１路である。４は計
数回路２．３により計数されたデータを入力するセレク
タ回路であり、メモリ１に記憶された待ち時間データに
より計数データのどの時点でレディ信号（Ｉｌｏ Ｒ
ＥＡＤＹ ）をマイクロプロセサに返すかを選択する
。
１！！類のデータを設定することができる。２，３はそ
れぞれＣＰＵによりＩ／Ｏ装置に入出力命令を実行した
ときからの待ち時間を計数する計数１路である。４は計
数回路２．３により計数されたデータを入力するセレク
タ回路であり、メモリ１に記憶された待ち時間データに
より計数データのどの時点でレディ信号（Ｉｌｏ Ｒ
ＥＡＤＹ ）をマイクロプロセサに返すかを選択する
。
５はメモリに待ち時間データを設定するときに、データ
バス（下位４ビツト）を引込むためのゲート回路である
。６〜８はそれぞれＡＮＤゲートであり、９はＮＡＮＤ
ゲートである。ＡＮＤゲート６〜８、およびＮＡＮＤゲ
ート９によりメモリアドレスがＦＦＦＯ〜ＦＦＦＦＨの
間にあるときにゲート回路５は開く。
バス（下位４ビツト）を引込むためのゲート回路である
。６〜８はそれぞれＡＮＤゲートであり、９はＮＡＮＤ
ゲートである。ＡＮＤゲート６〜８、およびＮＡＮＤゲ
ート９によりメモリアドレスがＦＦＦＯ〜ＦＦＦＦＨの
間にあるときにゲート回路５は開く。
／ＯはＮＡＮＤゲート、１１はＡＮＤゲート、１２．１
３はそれぞれインバータ、１４はＯＲゲート、１５はフ
リップフロップである。
３はそれぞれインバータ、１４はＯＲゲート、１５はフ
リップフロップである。
本実施例でＩ／Ｏ装置のＩ／Ｏアドレスは、説明を簡単
にするためにＦ ＯＨ−Ｆ Ｆｌｌの１６に制限されて
いる。つまり、この範囲のＩ／Ｏ装置に対する入出力命
令を実行すると、ＮＡＮＤゲート／Ｏが低レベルを出力
し、メモリ１のチップセレクト（Ｃ８）を有効にしてい
る。なお、ＡＮＤゲート１１はメモリ１のＣ８を有効化
したとき、メモリ１への待ち時間データを書込むときの
ＮＡＮＤゲート９からのＣ８と、メモリ１からの待ち時
間データを読出すときのＮＡＮＤゲート／Ｏからのチッ
プセレクトとは、ＡＮＤゲート１１により負論理の論理
和がとられている。
にするためにＦ ＯＨ−Ｆ Ｆｌｌの１６に制限されて
いる。つまり、この範囲のＩ／Ｏ装置に対する入出力命
令を実行すると、ＮＡＮＤゲート／Ｏが低レベルを出力
し、メモリ１のチップセレクト（Ｃ８）を有効にしてい
る。なお、ＡＮＤゲート１１はメモリ１のＣ８を有効化
したとき、メモリ１への待ち時間データを書込むときの
ＮＡＮＤゲート９からのＣ８と、メモリ１からの待ち時
間データを読出すときのＮＡＮＤゲート／Ｏからのチッ
プセレクトとは、ＡＮＤゲート１１により負論理の論理
和がとられている。
（発明の効果）
以上説明したように本発明は、各Ｉ／Ｏ装置の特性に応
じて異なる待ち時間データを予めプログラムにより設定
しておくメモリを備え、このメモリに設定しである待ち
時間データに応じてマイクロプロセサに戻すレディ信号
のタイミングを選択するこきにより、ハードウェアの変
更をすることなく各種のＩ／Ｏ装置の待ち制御をするこ
とができ、−種類のハードウェアの有効利用が図れるこ
とになり、Ｉ／Ｏ装置単位に新たな待ち制御回路をもつ
必要がなくなって経済性が向上すると云う効果がある。
じて異なる待ち時間データを予めプログラムにより設定
しておくメモリを備え、このメモリに設定しである待ち
時間データに応じてマイクロプロセサに戻すレディ信号
のタイミングを選択するこきにより、ハードウェアの変
更をすることなく各種のＩ／Ｏ装置の待ち制御をするこ
とができ、−種類のハードウェアの有効利用が図れるこ
とになり、Ｉ／Ｏ装置単位に新たな待ち制御回路をもつ
必要がなくなって経済性が向上すると云う効果がある。
第１図は、本発明による待ち制御回路の一実施例を示す
回路図である。 第２図は、従来技術に従って待ち時間をジャンパにより
可変する形式の待ち制御回路の一例を示す回路図である
。 １・・・メモリ ２．３，２５，２６・・・計数回路 ４・・・セレクタ回路 ５・・・ゲート回路６〜９，
１１，２２．２３・−Ａ Ｎ Ｄゲート／Ｏ・・・ＮＡ
ＮＤゲート １２．１３・・・インバータ １４．２１・・・ＯＲゲート １５．２４・・・フリップフロップ ２７・・・ジャンパ端子 ／Ｏ１〜／Ｏ７・・・信号線
回路図である。 第２図は、従来技術に従って待ち時間をジャンパにより
可変する形式の待ち制御回路の一例を示す回路図である
。 １・・・メモリ ２．３，２５，２６・・・計数回路 ４・・・セレクタ回路 ５・・・ゲート回路６〜９，
１１，２２．２３・−Ａ Ｎ Ｄゲート／Ｏ・・・ＮＡ
ＮＤゲート １２．１３・・・インバータ １４．２１・・・ＯＲゲート １５．２４・・・フリップフロップ ２７・・・ジャンパ端子 ／Ｏ１〜／Ｏ７・・・信号線
Claims (1)
- ＣＰＵの装置に対する入出力命令を実行する場合に前記
Ｉ／Ｏ装置の特性に応じた待ち時間を予めプログラムに
より設定するためのメモリと、前記メモリに設定された
待ち時間に応じてマイクロプロセサに返すレディ信号を
作成するための計数回路と、前記Ｉ／Ｏ装置の特性に応
じて前記計数回路の計数結果を選択するためのセレクタ
回路と、前記Ｉ／Ｏ装置に対する入出力命令における待
ち制御を一元的、且つ、汎用的に行うためのゲート群と
を具備して構成したことを特徴とするＣＰＵの待ち制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15076986A JPS636654A (ja) | 1986-06-27 | 1986-06-27 | Ｃｐｕの待ち制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15076986A JPS636654A (ja) | 1986-06-27 | 1986-06-27 | Ｃｐｕの待ち制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636654A true JPS636654A (ja) | 1988-01-12 |
Family
ID=15504015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15076986A Pending JPS636654A (ja) | 1986-06-27 | 1986-06-27 | Ｃｐｕの待ち制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636654A (ja) |
-
1986
- 1986-06-27 JP JP15076986A patent/JPS636654A/ja active Pending
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