JPH0432942A

JPH0432942A - 情報処理装置

Info

Publication number: JPH0432942A
Application number: JP13227790A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は読出し専用メモリ（以下ＲＯＭと記す）のデー
タ読出しの高速化に関するものであり、さらに詳しく言
うならば、ＲＯＭを２重化して高速化を達成したもので
ある。

〔従来の技術〕

従来の情報処理装置の実施例を第２図に示す。

１０はマイクロプロセッサであり、２０はクロック発生
回路、４０はＲＯＭアクセス制御回路、９０はラッチ、
１００はＲＯＭである。

まずマイクロプロセッサ１０について説明する。

第１図の本発明による情報処理装置及び第２図の従来の
情報処理装置において、ともに仮想のマイクロプロセッ
サ１０を用いた。本発明はマイクロプロセッサ自体には
直接関係しないので、発明のポイントをより明確にする
ために、マイクロプロセッサとしては非常にシンプルな
仮想のマイクロプロセッサ１０を用いた。しかし、仮想
のマイクロプロセッサといっても、現在よく使われてい
るマイクロプロセッサとあまりかけ離れたものでは説明
がわかりにくくなるので、本明細書の仮想のマイクロプ
ロセッサ１０はインテル社の８０３８６ＳＸの１６ＭＨ
ｚバージョンというマイクロプロセッサをベースとして
、これを簡単化したものである。インテル社のマイクロ
プロセッサ８０３８６ＳＸの端子図を第４図に、又各端
子の機能説明を第５図に示す。第４図及び第５図はいず
れもインテル社の発行している資料（資料番号２４０１
８７−００１．１９８８年５月発行）から引用したもの
である。本明細書の仮想のマイクロプロセッサ１０はこ
の８０３８６ＳＸをベースとして、これを簡単化したも
のであるが、どこが簡単化されているかを第６図にまと
めて示す。まず、マイクロプロセッサのデータバス幅に
ついては８０３８６ＳＸは１６ビツトであるが、マイク
ロプロセッサ１０は説明を簡単にするために８ビツトに
した。しかしデータバスのタイミングは全く同じである
。アドレスバスについては８０３８６ＳＸは２４ビツト
（アドレスに関する信号はＡ２３〜１とＢＨＥ＃、ＢＬ
Ｅ＃の２５本であり、これによって２４ビツトのアドレ
スを表現している）であり、これによって１６ＭＢ（メ
ガバイト）の領域がアドレッシングできるのに対して、
マイクロプロセッサ１０は１０本のアドレスバス（Ａ９
〜０）よって、ＩＫＢ　（キロバイト）の領域のみがア
ドレッシングできる。アドレスバスのタイミングについ
ては全く同じである。バスサイクル定義信号については
、８０３８６ＳＸではロック機能（対応する信号がＬＯ
ＣＫ＃）があるが、マイクロプロセッサ１０については
ロック機能は考えない。

ロック機能は本発明には関係しないからである。

Ｍ／ＩＯ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃はバスサイクルの種類
を識別するための信号であり、その機能およびタイミン
グは８０３８６ＳＸとマイクロプロセッサ１０とで全く
同じである。Ｍ／ＩＯ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃とバスサ
イクルとの対応関係を第７図に示す。ＡＤＳ＃信号はア
ドレスバス及びバスサイクル識別信号（Ｍ／　Ｉ　Ｏ＃
、Ｄ／Ｄ　Ｉ、Ｗ／Ｒ＃）が出力されはじめたことを示
す信号であり、８０３８６ＳＸとマイクロプロセッサ１
０とで機能もタイミングも同じである。ＣＬＫ２は基本
タイミングを供給するための信号であり、３２ＭＨ２の
クロックである。８０３８６ＳＸとマイクロプロセッサ
１０とで機能タイミングとも全く同じである。

８０３８６ＳＸのもつホールド機能（対応する信号はＨ
ＯＬＤＳＨＬＤＡ）　、割込機能（対応する信号はＩＮ
ＴＲＳＮＭＩ）　、コプロセッサインタフェース機能（
対応する信号はＢＵＳＹ＃、ＥＲＲＯＲ＃、ＰＥＲＥＱ
）についてはマイクロプロセッサ１０にはないものとす
る。これらの機能は本発明には直接関係ないので説明を
わかりやすくするために、ないものとする。

ＲＥＡＤＹ＃、ＲＥＳＥＴ、ＮＡ＃については８０３８
６ＳＸとマイクロブセッサ１０とで機能もタイミングも
全く同じである。ＲＥＳＥＴ信号は本発明には直接関係
しないので第１図及び第２図のマイクロプロセッサ１０
の中には明示していない。動作中は常にインアクティブ
（すなわちローレベル）である。ＲＥＡＤＹ＃信号はバ
スサイクルをひきのばすための信号であり、ＲＥＡＤＹ
＃をハイレベルとすることによってウェイトステートを
そう人することができる。通常はマイクロプロセッサに
接続されるメモリ装置等のスピードにあわせてＲＥＡＤ
Ｙ＃信号を制御してやるわけであるが、本明細書では発
明のポイントの説明をよりわかりやすくするために、Ｒ
ＥＡＤＹ＃信号は常にローレベル、すなわち、マイクロ
プロセッサ１０は常に０ウエイトで動作するものとする
。

マイクロプロセッサ１０が１ウ工イト以上のウェイト数
で動作しても、本発明はそのまま適用できるが、説明を
わかりやすくするために第１図及び第２図のマイクロプ
ロセッサ１０は０ウエイトで動作するものとする。第１
図及び第２図のマイクロプロセッサ１０の中にＲＥＡＤ
Ｙ＃信号が明示されていないが、これは常にローレベル
であるものとする。

ＮＡ＃はマイクロプロセッサのアドレス信号及びバスサ
イクル識別信号（Ｍ／　Ｉ　Ｏ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃
）をバスサイクルに先行して出力させる（この機能を一
般にパイプライン機能と呼んでいる）ための信号であり
、第１が及び第２図においてはＮＡ＃は常にアクティブ
（すなわちローレベル）とする。これによって、第１図
及び第２図のマイクロプロセッサ１０は常にバイブライ
ンモードで動作する（第１図及び第２図のマイクロプロ
セッサ１０の中にはＮＡ＃信号を明示していないが、Ｎ
Ａ＃は常にローレベルであるものとする。）マイクロプ
ロセッサ１０の説明は以上にして、ここで第２図の従来
の情報処理装置の説明にもどる。

１１はマイクロプロセッサ１０のアドレスバスであり、
１０本のアドレス信号Ａ９〜ＡＯによって０００Ｈ〜３
ＦＦＨ（最後のＨは１６進数であることを示す記号であ
る）のＩＫＢ（キロバイト）の領域をアドレスできる。

１２はマイクロプロセッサ１０のデータバスであり、８
ビツトである。

アドレスバス１１及びデータバス１２には通常、数多く
のメモリ装置及び入出力装置が接続されているが、ここ
では本発明に直接関係のあるＲＯＭ１００のみが示しで
ある。クロック発生回路２０は３２ＭＨｚのマイクロプ
ロセッサ用クロック信号２１　（ＣＬＫ２）とＣＬＫ２
を２分周した１６ＭＨｚのクロ信号２２　（ＰＣＬＫ）
を発生している。ＣＬＫ２とＰＣＬＫの位相関係は￥４
３図にようになっている。ＲＯＭアクセス制御回路４０
はマイクロプロセッサ１０がＲＯＭに対してメモリリー
ドバスサイクルを実行したときに、必要な制御信号４１
と４２を作り出している。４１はアドレスラッチ信号（
ＡＬＥ）であり、アドレスバス１１上のアドレス情報（
Ａ７〜ＡＯの８ビツト）をラッチ９０へとり込むための
制御信号である。

４２はＲＯＭ出力制御信号（ＯＥ）であり、４２がロー
レベルのとき、ＲＯＭ１００の内容がＲＯＭのデータバ
ス１０１上へ出力される。アドレスラッチ信号４１（Ａ
ＬＥ）及びＲＯＭ出力制御信号４２（ＯＥ）はマイクロ
プロセッサ１０がＲＯＭ１００に対してメモリリードバ
スサイクルを実行したときのみアクティブとなり、それ
以外のバスサイクルに対してはインアクティブとなる。

ＲＯＭ１００はマイクロプロセッサ１０のメモリアドレ
ス空間０００Ｈ〜３ＦＦＨ（ＩＫバイト）上の３００Ｈ
〜３ＦＦＨ（２５６バイト）にマツピングされており、
したがって、Δ９−Ａ８−１のメモリリードバスサイク
ルに対して４１及び４２がアクティブとなる。マイクロ
プロセッサ１０がＲＯＭ１００へのメモリリードバスサ
イクルを４回連続して実行したときのタイミングチャー
トが第３図に示してあり、このときのＡＬＥ信号（４１
）及びＯＥ倍信号４２）もいっしょに示しである。アド
レスＡ７〜ＡＯはアドレスラッチ信号４１によってラッ
チ９０にとりかこまれ、ＲＯＭ用のアドレス信号９１（
ＭＡ７〜ＭＡＯ）となる。

ＲＯＭ１００はＲＯＭ出力制御信号がローになると、Ｍ
Ａ７〜ＭＡＯによって指定されたアドレスのデータをＲ
ＯＭのデータバス１０１１０１（〜ＭＤＯ）上に出力し
、これが１２を介してマイクロプロセッサ１０に読み込
まれる。なおＲＯＭｌ００の容量は２５６バイトである
。

第２図の回路の動作説明は以上にして、次に、第２図に
おいてマイクロプロセッサ１０がＲＯＭからのメモリリ
ードバスサイクルを４回連続して実行したときの各部の
タイミングを第３図を用いて説明する。

マイクロプロセッサ１０のバスサイクルはＣＬに２が４
クロツクで構成される。ＣＬＫ２は３ＬＭＨｚであるの
でバスサイクルの周期は１２５ｎＳとなる。各バスサイ
クルはＴＩＰとＴ２Ｐという２つのステートで構成され
ている。又、各ステートはＯｌと０２という２つのＣＬ
Ｋ２クロックで構成されている。第３図には４つのバス
サイクル（サイクルく１〉〜サイクルく４〉）を示した
が、これらはすべてＲＯＭへのメモリリードバスサイク
ルである。アドレスバス（Ａ９〜ＡＯ）及びバスサイク
ル識別信号（Ｍ／　Ｉ　Ｏ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃）は
対応するバスサイクルの１つ前のバスサイクルの７２Ｐ
ステートから対応するバスサイクルのＴＩＰステートま
での間出力されている（これをアドレスパイプライン機
能という）。又、ＡＤＳ＃信号は対応するバスサイクル
の１つ前のＴ２Ｐステートの間出力される。たとえばサ
イクルく２〉について考えてみると、Ａ９〜ＡＯ１Ｍ／
ＩＯ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃はサイクルく１〉の７２Ｐ
からサイクルく２〉のＴＩＰまでの間出力され、又ＡＤ
Ｓ＃はサイクル〈１〉のＴ２Ｐに出力されている。各信
号のタイミングチャートの中のく１〉〜く４〉の数字は
対応するバスサイクルを示している。Ａ９〜ＡＯはＴ２
Ｐに出力されるが、ＣＬＫ２の立上りからの遅延は最大
３６ｎｓ（ｔ６）である。又、Ｍ／ＩＯ＃、Ｄ／Ｃ＃、
Ｗ／Ｒ＃、ＡＤＳ＃のＣＬＫ２の立上りからの遅延は最
大３３ｎｓ　（ｔ、。）である。メモリリードバスサイ
クルの場合、バスサイクルの終りに、マイクロプロセッ
サ１０はデータバス１２（Ｄ７〜Ｄｏ）上のデータを取
り込む（リードする）が、そのときのセットアツプタイ
ムｔ２１は９ｒｓである。すなわちバスサイクルの終り
から９ｎｓ前まで（バスサイクルのはじめからは１１６
ｎ　ｓまで）に、リードされたメモリ装置は正しいデー
タをデータバス１２上に出力してやらなければならない
。

ＲＯＭアクセス制御回路４０はＲＯＭ１００に対するメ
モリリードバスサイクル（Ｍ／　Ｉ　Ｏ＃　−１、Ｗ／
Ｒ＃−〇、Ａ９−Ａ８−１）を検出して、アドレスラッ
チ信号４１　（ＡＬＥ）とＲＯＭ出力制御信号４２（Ｏ
Ｅ）を作り出している。ＡＬＥはＴＩＰステートの０．
においてアクティブ（アクティブハイ）となり、又ＯＥ
はＴ、Ｐステートの０２とＴ２Ｐステートの間アクティ
ブ（アクティブロー）となる。ＡＬＥによってラッチさ
れたＲＯＭアドレス９１（ＭＡ７〜ＭＡＯ）は、次のサ
イクルのＡＬＥによって、次のアドレスがラッチされる
までの間、すなわちＴＩＰとＴ２Ｐの間圧しい値を保持
している。ＲＯＭ１００のアドレス入力、ＭＡ７〜ＭＡ
Ｏに正しい値が設定されてから一定時間後（この時間を
ＲＯＭのアクセス時間と呼ぶ、ｔ　ＡＣＣという記号で
示す）にＲＯＭのデータバス１０１１０１（〜ＭＤＯ）
にＭＡ７〜ＭＡＯによって指定されたアドレスのデータ
が出力される。又ＲＯＭの出力はＯＥ倍信号よって制御
されており、ＯＥがハイのときは出力はハイインピーダ
ンスであり、ＯＥがローになるとそれから一定時間後（
この時間をＯＥ、出力遅延時間と呼ぶｔｏＩ！という記
号で示す）に出力１０１１０１（〜ＭＤＯ）がドライブ
される。通常ｔＯＩ！はｔＡＣＣに比べて小さく、又第
２図においてはＲＯＭ出力制御信号４２　（ＴＩＴ）は
バスサイクルの終りに対してかなり早いタイミングにア
クティブとなるので、ｔｏ！よりも、ｔ　ＡＣＣによっ
てＲＯＭの出力データのタイミング（ＭＤ７〜ＭＤＯに
正しいデータが出力されるタイミング）がきまって（る
。

第１０図（ａ）にＲＯＭ１００の詳細を示す。

又第１０図（ｂ）にＲＯＭのタイミングを示す。

第８図にはＲＯＭアクセス制御回路４０の詳細図を示す
。第９図にはラッチ９０の詳細図を示す。

第３図においてバスサイクルのはじめのＣＬＫ２の立上
りからＭＡ７〜ＭＡＯがバリッドとなるまでの時間をｔ
ＭＡとし、ＲＯＭ１００のアクセス時間をｔ　ＡＣＣ２
とし、又、マイクロプロセッサ１０のデータバスのセッ
トアツプ時間をｔ２１とすると、マイクロプロセッサ１
０がＲＯＭ１００のデータを正しくリードするためには
、【Ｍ＾＋ｔ　ＡＣＣ２≦１２５　　ｔ２＋という関係
を満たさなければならないｏｉ２１は９ｎｓでありり、
又ｔｌ＋ＩＡをＺＯｎ　ｓとすると、ｔ　ＡＣＣ２≦９
６となり、ＲＯＭ１００はアクセス時間が９６ｎｓ以下
のＲＯＭでなければならない。

〔発明が解決しようとする課題〕

以上に説明してきたように、第２図の情報処理装置では
１６ＭＨｚのマイクロプロセッサ１０（ＣＬＫ２は３２
ＭＨｚ）がＲＯＭ１００からのメモリリードバスサイク
ルを０ウエイトで実行するためにはＲＯＭ１００として
はアクセス時間が９６ｎｓ以下のものが必要であった。

現在使用することができる高速ＲＯＭを第１２図に示す
。すべてＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　　ＲＯ
Ｍ）である。この中で第２図のＲＯＭ１００として支え
るのは８５ｎｓのＦＲＯＭ　（及びそれより高速のＦＲ
ＯＭ）である。しかしながら、高速のＦＲＯＭ、特にア
クセス時間が１００ｎｓ以下のものは、技術的にむずか
しく、コストが非常に高く、又製造できるメーカーがご
く一部に限られるため、供給も非常に困難である。又、
ＲＯＭの容量の大きいものについては、アクセス時間が
１０Ｑｎｓ以下のものは現時点では存在しない。

さらにマイクロプロセッサ（以下ＭＰＵとも記す）の高
速化にともなって、要求されるＲＯＭのアクセス時間は
ますます小さくなってくる。第２図の従来例においてマ
イクロプロセッサ１０が１６ＭＨｚから、２０，２５．
３３ＭＨｚへと高速化されたとき、ＲＯＭ１００のアク
セス時間としてどのくらいのものが必要であるかをまと
めたものが第１３図である。２０ＭＨｚのＭＰＵに対し
てはアクセス時間が７２ｎｓ以下のＲＯＭが必要であり
、２５ＭＨｚのＭＰＵに対しては５３ｎｓ。

３３ＭＨｚのＭＰＵに対しては３５ｎ　ｓ以下のＲＯＭ
が必要である。したがって現時点（７０ｎｓのＦＲＯＭ
まで存在する）においては、第２図の従来の情報処理装
置では、２５ＭＨｚ以上のＭＰＵはＲＯＭからのメモリ
リードバスサイクルを０ウエイトで実行することはでき
ない。

〔課題を解決するための手段〕

本発明の目的は以上のような従来の課題を解決すること
であり、同一スピードのマイクロプロセッサに対しては
、従来よりも低速のＲＯＭ　（アクセス時間の大きなＲ
ＯＭ）が使えるようにする新たな技術を提供することで
ある。又、これは見方を変えると同一スピードのＲＯＭ
を従来より高速のマイクロプロセッサ用に支えるように
するということでもある。

そのための手段は、同一の内容を格納している２つのＲ
ＯＭを、マイクロプロセッサの同一アドレス領域上に重
複してマツピングし、マイクロプロセッサからのＲＯＭ
アクセスに対して、２つのＲＯＭを交互に対応させよう
というものである。

以下実施例にもとづいて本発明の詳細な説明する。

〔実　施　例〕

第１図が本発明による情報処理装置の実施例である。マ
イクロプロセッサ１０及びクロック発生回路２０は第２
図と同じものである。６０及び８０はＲＯＭ　（それぞ
れＲＯＭａＳＲＯＭｂと表わす）であり、この２つのＲ
ＯＭの内容（ＲＯＭに格納されているデータ）は全く同
じであり、又これは第１図のＲＯＭ１００の内容とも同
じものである。ＲＯＭａ６０及びＲＯＭｂ８０はともに
マイクロプロセッサ１０のメモリアドレス空間上の同一
のアドレス領域（３００Ｈ〜３ＦＦＨ）上にマツピング
されている。すなわち第１図の情報処理装置では同一の
ＲＯＭが２重化されているということになる。５０はラ
ッチ（ＬＴａと表わす）であり、ＲＯＭａ用のアドレス
を取り込む。その出力５１．　（ＭＡ　ａ　７〜ＭＡ　
ａ　Ｏ）はＲＯＭａのアドレスとなる。６１　（ＭＤ　
ａ　７〜ＭＤ　ａ　Ｏ）はＲＯＭａのデータバスである
。７０はラッチ（ＬＴｂと表わす）であり、ＲＯＭｂ用
のアドレスを取り込む。その出カフ１（ＭＡｂ７〜ＭＡ
ｂＯ）はＲＯＭｂのアドレスとなる。８１　（ＭＤｂ７
〜ＭＤｂＯ）はＲＯＭｂのデータバスである。ラッチ５
０及び７０は第２図のラッチ９０と全く同じものである
。３０はＲＯＭアクセス制御回路であり、ＬＴａ用のア
ドレスラッチ信号３１　（ＡＬＥａ）、ＬＴｂ用のアド
レスラッチ信号３２　（ＡＬＥｂ）、ＲＯＭ　ａ用のＲ
ＯＭ出力制御信号３３　（ＯＥａ）及びＲＯＭｂ用のＲ
ＯＭ出力制御信号３４　（ＯＥｂ）を作っている。ＲＯ
Ｍアクセス制御回路３０の詳細図は第１１図に示す。

第１図の本発明による情報処理装置のポイントはＲＯＭ
とＲＯＭ用のアドレスラッチとを２重化したという点と
アドレスラッチ信号の出るタイミングをできるだけ前に
もってきたという点である。

以下第３図のタイミングチャートで第１図の各部の動作
を説明しながら本発明のポイントを説明していく。第１
図においてマイクロプロセッサ１０がＲＯＭに対するメ
モリリードバスサイクルを４回連続して実行したときの
各信号のタイミングが第３図の下半分に示しである。４
回のメモリリードバスサイクルのうち、サイクル〈１〉
とサイクル〈３〉にはＲＯＭａが応答し、サイクルく２
〉とサイクルく４〉にはＲＯＭｂが応答している。

ＲＯＭ　ａとＲＯＭｂは同一の内容を格納しているので
、マイクロプロセッサからのあるメモリリードバスサイ
クルに対して、どちらかの特定のＲＯＭが対応しなけれ
ばならないという対応関係の規制はなく、２つのＲＯＭ
のうちのどちらでもよいから、とにかく、１つのＲＯＭ
が応答しさえすればよい。しかし、ＲＯＭに対するメモ
リリードバスサイクルが連続した場合にはひとつのＲＯ
Ｍが連続して応答してはいけない。ＲＯＭへのメモリリ
ードバスサイクルが連続した場合には２つのＲＯＭが必
ず交互に応答しなければならない。すなわち、ひとつの
ＲＯＭに着目してみると、そのＲＯＭがあるマイクロプ
ロセッサのメモリリードバスサイクルに応答したとする
と、その前後のマイクロプロセッサのバスサイクルに対
しては、そのＲＯＭは決して応答しなくてよいというこ
とになる。なお第３図の４つのサイクルにおいて、各サ
イクルのＲＯＭアドレスについては全く自由である。奇
数、偶数が交互にくり返さなければならないという制限
もなく、奇数アドレスが連続してもよいし、同じアドレ
スが連続してもよいし、全く自由である。

マイクロプロセッサ１０がＲＯＭへのメモリリードバス
サイクルを実行すると、ＲＯＭアクセス制御回路３０は
、その前のサイクルで応答していない側のＲＯＭを選択
して、選択された側のＲＯＭに対してアドレスラッチ信
号とＲＯＭ出力制御信号を出す。例えば第３図において
、サイクルく１〉に対してＲＯＭａが応答していたとす
ると、サイクルく２〉（これがＲＯＭへのメモリリード
バスサイクルである場合）に対してはＲＯＭｂが選択さ
れ、ＡＬＥｂとＯＥｂが出力される。このとき、ＡＬＥ
ａとＯＥａはインアクティブのままである。同様にして
、サイクルく３〉ではＲＯＭａが選択され、ＡＬＥａと
ＯＥａが出力される。

このとき、ＡＬＥｂとＯＥｂはインアクティブのままで
ある。同様にサイクルく４〉ではＲＯＭｂが選択され、
ＡＬＥｂとＯＥｂが出力される。第１１図において、３
５がＲＯＭ選択用のブリップフロップであり、これが１
（プリップフロップのＱ出力が１）のときはＲＯＭ　ａ
が選択され、ＡＬＥａとＯＥａがアクティブとなり、０
のときはＲＯＭｂが選択されＡＬＥｂとＯＥｂがアクテ
ィブとなる。ＡＬＥａ及びＡＬＥｂはＡＤＳ＃と同じタ
イミングで出力され、ＯＥａ及びＯＥｂはＴ。

Ｐの０２とＴ２Ｐの聞出力されている。これを第２図の
ＡＬＥ及びＯＥのタイミングと比べてみると、ＡＬＥａ
ＳＡＬＥｂはＡＬＥより１ステート（ＣＬＫ２が２クロ
ック分）早く、又ＯＥａ、ＯＥｂはＯＥと同じである。

ここでサイクルく２〉について（どのす・ｔクルをとり
上げても同じである）タイミングを細かく調べてみる。

サイクルく２〉に対してはＲＯＭｂが応答し、ＡＬＥｂ
とＯＥｂがアクティブとなる。

サイクル〈２〉のＡＤＳ＃がサイクル＜１＞のＴｚｐに
おいてアクティブになると、このＡＤＳ＃が、反転され
てＡＬＥｂとなり出力される。すなわちＡＬＥｂ　（３
２）はサイクルく１〉のＴ２Ｐにおいてアクティブとな
る。又サイクルく２〉のマイクロプロセッサアドレス（
Ａ９〜ＡＯ）もサイクルく１〉のＴ２Ｐにおいてバリッ
ドとなる。

すなわち、ラッチ７０のアドレス入力（Ａ７〜ＡＯ）が
バリッドになるのとほぼ同時にアドレスラッチ信号（３
２（ＡＬＥｂ）がアクティブとなるため、ＲＯＭｂのア
ドレス７１（ＭＡｂ７〜ＭＡｂＯ）は、Ａ７〜ＡＯがバ
リッドとなった直後にバリッドとなる。Ａ７〜ＡＯがバ
リッドとなってからＭＡｂ７〜ＭＡｂＯがバリッドとな
るまでの遅延をｔＡＭ＾と表わすことにするとｔＡＭ＾
は９ｎＳである。Ｔ２ＰのはじめのＣＬＫ２の立上りか
らＡ９〜ＡＯがバリッドとなるまでの遅延をｔ６とする
と、【６はマイクロプロセッサ１０によって決まる値で
あり、本例ではｔ６−３６ｎｓである。したがって７２
ＰのはじめからＲＯＭｂのアドレス（ＭＡ　ｂ　７〜Ｍ
ＡｂＯ）がバリッドとなるまでの時間はｔ６とｔＡＭ＾
をたしたものであり、ｔ６＋ｔｘｕＡ−４５ｎｓとなる
。ＲＯＭｂのアドレス入力（ＭＡ　ｂ　７〜ＭＡｂＯ）
がバリッドとなってからＲＯＭｂのデータ出力（ＭＤ　
ｂ　７〜ＭＤｂＯ）がバリッドとなるまでの時間（これ
をＲＯＭのアクセス時間と呼ぶ）をｔ　ＡＣＣＩと表わ
し、又マイクロプロセッサ１０のリードバスサイクルに
おけるデータバスのセットアツプタイムをｔ２１と表わ
すと、第３図のサイクルく２〉のタイミングチャートか
らもわかるように、これらの間には、いう関係が満たさ
れなければならない。ｔ６−３６、ｉＡ＋ａ＾−９、ｔ
２．−９より、ｔ　ＡＣＣＩ≦１３３゜５ｎｓとなる。

すなわち、第１図のＲＯＭ　ａ及びＲＯＭｂのアクセス
時間は１３３．５ｎｓ以下であればよいということにな
る。第２図のＲＯＭｌ００のアクセス時間が９６ｎｓ以
下であったのに比べて、第１図の本発明では３７．５ｎ
ｓ遅いＲＯＭでよいということになる。

第１図のＲＯＭ　（６０及び８０）が第２図のＲＯＭ（
１００）に比べて低速（アクセス時間が大きい）でよい
というのが本発明の趣旨であるが、そのポイントはアド
レスラッチ信号のタイミングにある。第１図の本発明に
よる情報処理装置では、マイクロプロセッサ１０のアド
レスバス１１がバリッドになるのと同時にラッチ５０又
は７０にＲＯＭアドレスを取り込んでおり、実行中のサ
イクルが終了する前に、すでに次のサイクルのアドレス
がＲＯＭ６０又は８０に供給されているために、第１図
のＲＯＭのアクセス時間は第２図のＲＯＭのアクセス時
間に比べて大きくてよくなるわけである。

第２図のアドレスラッチ信号４１を第１図のアドレスラ
ッチ信号と同じタイミング、すなわちひとつ前のサイク
ルの７２Ｐに出力しようとしても、これでは正しく動作
しない。なぜなら、第２図においてもし前のサイクルも
ＲＯＭ１００へのり−ドバスサイクルであった場合、前
のサイクルのＲＯＭアドレス（ラッチ９０にラッチされ
ている）がサイクルの途中で消えてしまい、前のサイク
ルのＲＯＭリードが正しく実行できないからである。

第１図においてアドレスラッチ信号を前のサイクルの７
２Ｐで出せるのは、ＲＯＭ及びラッチを２重化している
からである。

〔発明の効果〕

第１図のマイクロプロセッサ１０が１６ＭＨｚである場
合のＲＯＭａ、、ＲＯＭｂのアクセス時間は１３３．５
ｎｓ以下であった。第１図のマイクロプロセッサ１０を
１６ＭＨｚから２０．２５゜３３ＭＨｚへと高速化した
ときのＲＯＭａ、ＲＯＭｂのアクセス時間（ｔ　ＡＣＣ
Ｉ）の条件をまとめると第１４図のようになる。２０Ｍ
ＨｚのＭＰＵ（マイクロプロセッサ）に対しては１０３
ｎｓ以下のアクセス時間のＲＯＭが必要であり、２５Ｍ
ＨｚのＭＰＵに対しては８３ｎ　ｓ以下、又３３ＭＨｚ
のＭＰＵに対しては６１ｎｓ以下のアクセス時間のＲＯ
Ｍが必要である。現在は第１２図に示すように、７０ｎ
　ｓまでのＰＲＯＭが使用可能であり、第１図のような
回路構成にすることによって２５ＭＨｚのＭＰＵにまで
対応できる。第２図が２０ＭＨｚのＭＰＵにまで対応可
能であったのに比べて、第１図は高速化対応の点ですぐ
れている。

従来の情報処理装置（第２図）において要求されるＲＯ
Ｍのアクセス時間と本発明による情報処理装置（第１図
）において要求されるＲＯＭのアクセス時間の比較を第
１５図に示す。マイクロプロセッサのスピードごとに比
較している。

第１５図を見れば本発明の効果がよくわかるであろう。

マイクロプロセッサのスピードが同一の場合、本発明に
よれば従来に比べて４割〜７割低速のＲＯＭを使うこと
ができる。又、逆にアクセス時間が同一のＲＯＭを使っ
た場合、本発明によれば従来に比べて３割〜４割高速の
マイクロプロセッサにまで対応できる。例えばアクセス
時間が６０ｎ　ｓのＦＲＯＭが新規開発されたとすると
、このＦＲＯＭを使って従来は２０ＭＨｚのマイクロプ
ロッサまでしか対応できなかったが、本発明によれば３
３ＭＨｚのＭＰＵにまで対応できるようになる。すなわ
ち本発明は情報処理装置の高速化を可能にするものであ
る。

【図面の簡単な説明】

第１図は本発明による情報処理装置の実施例を示す図で
ある。第２図は従来の情報処理装置の実施例を示す図で
ある。第３図は第１図及び第２図の情報処理装置の各部
のタイミングチャートであり、両者のちがいすなわち、
本発明のポイントを説明するための図である。第４図は
インテル社の６図はインテル社のマイクロプロセッサ８
０３８６ＳＸと、本明細書で扱うマイクロプロセッサ１
０とのちがい（簡単化された部分）をまとめた図である
。第７図はＭ／ＩＯ＃、Ｄ／Ｃ＃、Ｗ／Ｒ＃信号とバス
サイクルの対応関係を示した図である。第８図はＲＯＭアクセス制御回路４０の詳細図である。第９図はラッチ９０の詳細図である。第１０図（ａ）は
ＲＯＭ１００の詳細図であり、第１０図（ｂ）はそのタ
イミングを示した図である。第１１図はＲＯＭアクセス制御回路３０の詳細図である
。第１２図は現在使用可能な高速ＲＰＯＭをまとめた図で
ある。第１３図は第２図の従来の情報処理装置における
マイクロプロセッサ１０のスピードと、ＲＯＭ１００の
アクセス時間の関係をまとめた図である。第１４図は第
１図の本発明による情報処理装置におけるマイクロプロ
セッサ１０のスピードとＲＯＭａ６０及びＲＯＭｂ８０
のアクセス時間の関係をまとめた図である。第１５図は
従来例において要求されるＲＯＭのアクセス時間と本発
明において要求されるＲＯＭのアクセス時間の比較図で
ある。１０　・　・１１　・　− １２φ　・２１−　ψ ２２　＃　・３０目３１　・　・３２・　・３３　・　俸３５・　φ 赤マイクロプロセッサ・マイクロプロセッサｌＯのアドレス／〈ス φマイクロプロセッサ１０のデータノぐス・クロック発生回路３２ＭＨｚのマイクロプロセッサ用クロック信号（ＣＬ　Ｋ　２）・１６ＭＨｚのクロック信号（ＰＣＬＫ）ＲＯＭアクセス制御回路アドレスラッチ信号（ＬＴａ用）アドレスラッチ信号（ＬＴｂ用）ＲＯＭ出力制御信号（ＲＯＭａ用）ＲＯＭ出力制御信号（ＲＯＭｂ用）ＲＯＭ選択フリップフロップ４０　・４１　φ ４２・５０・５１　・６０・６１　◆ ７０　・７１　・８０・８１　・９０番９１　・１００争１０１　Φ ＲＯＭアクセス制御回路アドレスラッチ信号ＲＯＭ出力制御信号ラッチ（ＬＴａと表わす、ＲＯＭａ用）ＲＯＭ　ａのアドレスバスＲＯＭ（ＲＯＭａと表わす）ＲＯＭ　ａのデータバスラッチ（ＬＴｂと表わす、ＲＯＭｂ用）ＲＯＭｂのアドレスバスＲＯＭ　（ＲＯＭｂと表わす）ＲＯＭｂのデータバスラッチＲＯＭのアドレスバスＲＯＭＲＯＭのデータバス以上第４図第６図第１１図第１２図第１３図

Claims

【特許請求の範囲】（Ａ）実行中のバスサイクルに対して、該バスサイクル
のアドレスが先行して出力される、いわゆるアドレスパ
イプライン機能を有するマイクロプロセッサと、（Ｂ）前記マイクロプロセッサのメモリアドレス空間上
の同一アドレス領域上に重複してマッピングされ、かつ
同一の内容を格納している２つの読出し専用メモリ（以
下ＲＯＭと記す）ＲＯＭａ、ＲＯＭｂと、（Ｃ）ＲＯＭａ用のアドレスを保持するたのアドレスラ
ッチＬＴａ、およびＲＯＭｂ用のアドレスを保持するた
めのアドレスラッチＬＴｂとを最低構成要素として含む
情報処理装置であって、（ａ）前記マイクロプロセッサ
のバスサイクルがＲＯＭからのデータリードの場合、該
バスサイクルには常にＲＯＭａとＲＯＭｂのうちのいず
れか一方のみが応答し、前記応答する方のＲＯＭのアド
レスラッチは、該バスサイクルに先行して出力されたア
ドレスを該バスサイクルの開始前にラッチしてそれから
さらに該バスサイクル中に継続して保持し続け、（ｂ）前記マイクロプロセッサのバスサイクルが２サイ
クル以上連続してＲＯＭからのデータリードである場合
、各バスサイクル（連続したＲＯＭリード）に対してＲ
ＯＭａとＲＯＭｂが交互に応答し、一方のＲＯＭが連続
して応答することがないことを特徴とする情報処理装置
。