JPS60200357A - 処理装置間インタフエ−ス制御方式 - Google Patents
処理装置間インタフエ−ス制御方式Info
- Publication number
- JPS60200357A JPS60200357A JP5600984A JP5600984A JPS60200357A JP S60200357 A JPS60200357 A JP S60200357A JP 5600984 A JP5600984 A JP 5600984A JP 5600984 A JP5600984 A JP 5600984A JP S60200357 A JPS60200357 A JP S60200357A
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- JP
- Japan
- Prior art keywords
- bus
- line
- data
- interface
- data transfer
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、中央処理装置と入出力制御装置間などのイン
タフェース制御方式に関する。
タフェース制御方式に関する。
一般に情報処理システムでは、中央処理装置と入出力制
御装置との間は標準化されたＩ１０インタフェースで接
続され、入出力動作を行っている。
御装置との間は標準化されたＩ１０インタフェースで接
続され、入出力動作を行っている。
しかしながら、近年、入出力装置のデータ処理が高速、
大量化するのに伴ない、従来のＩ１０インタフェースで
は、データ転送能力が追従し難くなる傾向にあり、その
対策として、例えばデータバスの本数を拡張する方法が
用いられている。しかし、この方法では、ケーブルの増
加、接続する装置のビン数の増加等により、コスト高、
コネクタが大型化するなどの欠点がある。
大量化するのに伴ない、従来のＩ１０インタフェースで
は、データ転送能力が追従し難くなる傾向にあり、その
対策として、例えばデータバスの本数を拡張する方法が
用いられている。しかし、この方法では、ケーブルの増
加、接続する装置のビン数の増加等により、コスト高、
コネクタが大型化するなどの欠点がある。
本発明の目的は、インタフェース線の増加を伴わずに、
データ転送能力を向上せしめる処理装置間インタフェー
ス制御方式を提供することにある。
データ転送能力を向上せしめる処理装置間インタフェー
ス制御方式を提供することにある。
［発明の概要］
大型計算機システム等における標準化されたＩ１０イン
タフェースでは、データバスはバスイン用、バスアウト
用に別々に用意され、しかも、データ転送シーケンスで
は両者が同時に使用されることはなく、一方のバスは未
使用状態にあるのが普通である。そこで、本発明では、
これらバスイン線、バスアウト線を双方向制御可能とし
、両バス線をまとめて拡張バスイン線あるいは拡張バス
アウト線として使用するようにしたものである。
タフェースでは、データバスはバスイン用、バスアウト
用に別々に用意され、しかも、データ転送シーケンスで
は両者が同時に使用されることはなく、一方のバスは未
使用状態にあるのが普通である。そこで、本発明では、
これらバスイン線、バスアウト線を双方向制御可能とし
、両バス線をまとめて拡張バスイン線あるいは拡張バス
アウト線として使用するようにしたものである。
第１図は情報処理システムの概略構成を示す。
同図において、中央処理装置（ＣＰＵ）ｌと入出力制御
装置（ＩＯＣ）２はＩ１０インタフェース線３により接
続される。各ｌ０Ｃ２には１台あるいは複数台の入出力
装置が接続されるが、第１図では省略しである。Ｉ１０
インタフェース線３には、ＣＰＵ１からｌ０Ｃ２に向う
線としてタグ・アウト線、バス・アウト線があり、ｌ０
Ｃ２からＣＰＵＩに向う線としてタグ・イン線、バス・
イン線がある。タグ・アウト線はアドレス・アウト（Ａ
ＤＲ０ＵＴ）、コマンド・アウト（ＣＭＤＯＵＴ）、セ
レクト・アウト（ＳＥＬ ０ＵＴ）、オペレーション・
アウト（ＯＰＬ ０ＵＴ）、サービス・アウト（ＳＲＶ
０ＵＴ）等の制御・応答線の総称であり、タグ・イン
線はアドレス・イン（ＡＤＲＩＮ） 、ステータス・イ
ン（ＳＴＡ ＩＮ）、オペレーショナル・イン（ＯＰＬ
ＩＮ）、サービス・イン等の制御・応答線の総称であ
る。
装置（ＩＯＣ）２はＩ１０インタフェース線３により接
続される。各ｌ０Ｃ２には１台あるいは複数台の入出力
装置が接続されるが、第１図では省略しである。Ｉ１０
インタフェース線３には、ＣＰＵ１からｌ０Ｃ２に向う
線としてタグ・アウト線、バス・アウト線があり、ｌ０
Ｃ２からＣＰＵＩに向う線としてタグ・イン線、バス・
イン線がある。タグ・アウト線はアドレス・アウト（Ａ
ＤＲ０ＵＴ）、コマンド・アウト（ＣＭＤＯＵＴ）、セ
レクト・アウト（ＳＥＬ ０ＵＴ）、オペレーション・
アウト（ＯＰＬ ０ＵＴ）、サービス・アウト（ＳＲＶ
０ＵＴ）等の制御・応答線の総称であり、タグ・イン
線はアドレス・イン（ＡＤＲＩＮ） 、ステータス・イ
ン（ＳＴＡ ＩＮ）、オペレーショナル・イン（ＯＰＬ
ＩＮ）、サービス・イン等の制御・応答線の総称であ
る。
バス・アウト（ＢＵＳ ０ＵＴ）線、バス・イン（ＢＵ
Ｓ ＩＮ）線にはアドレス（ＡＤＲ＞、コマンド（ＣＭ
Ｄ）、データ（ＤＴ）、ステータス（ＳＴＡＴ）等の
情報が乗り、タグ線の応答によって入出力動作が実行さ
れる。
Ｓ ＩＮ）線にはアドレス（ＡＤＲ＞、コマンド（ＣＭ
Ｄ）、データ（ＤＴ）、ステータス（ＳＴＡＴ）等の
情報が乗り、タグ線の応答によって入出力動作が実行さ
れる。
第２図はＩ１０インタフェース動作の代表例のタイミン
グチャートである。Ｉ ’／ Ｏインタフェース動作は
起動シーケンス５ＥＱ１．データ転送シーケンス５ＥＱ
２、終了シーケンス５ＥＱ３よりなる。
グチャートである。Ｉ ’／ Ｏインタフェース動作は
起動シーケンス５ＥＱ１．データ転送シーケンス５ＥＱ
２、終了シーケンス５ＥＱ３よりなる。
起動シーケンス５ＥＱＩはＣＰＵ１よりｌ０Ｃ２を起動
するシーケンスであり、まずＣＰＵＩはＢＵＳ ＯＵＴ
線にアドレスを乗せてＡＤＲＯＵＴ線を′１”にすると
共に、ＳＥＬ ＯＵＴ線を上げる。これに対し、ｌ０Ｃ
２は、起動可能であれば、ＯＰＬ ＩＮ線を上げ、ＢＵ
Ｓ ＩＮ線に受信アドレスを乗せて返送すると共にＡＤ
ＲＩＮ線をＩＩ Ｉ ＩＩにする。次に、Ｃ：ＰＵｌは
ＢｔＪＳ ０ｔＪＴ線にコマンドを乗せてＣＭＤ ＯＵ
Ｔ線をパ１″′にし、 これを受けて、ｌ０Ｃ２はＢＵ
Ｓ ＩＮ線にステータスを乗せてＳＴＡ ＩＮ線を１１
１ ｇｌにする。 このステータスを正常に受信すると
、ＣＰＵ１はＳＲＶ ＯＵＴ線を０１ ｇｌにしてｌ０
Ｃ２に応答し、起動シーケンスを終了する。
するシーケンスであり、まずＣＰＵＩはＢＵＳ ＯＵＴ
線にアドレスを乗せてＡＤＲＯＵＴ線を′１”にすると
共に、ＳＥＬ ＯＵＴ線を上げる。これに対し、ｌ０Ｃ
２は、起動可能であれば、ＯＰＬ ＩＮ線を上げ、ＢＵ
Ｓ ＩＮ線に受信アドレスを乗せて返送すると共にＡＤ
ＲＩＮ線をＩＩ Ｉ ＩＩにする。次に、Ｃ：ＰＵｌは
ＢｔＪＳ ０ｔＪＴ線にコマンドを乗せてＣＭＤ ＯＵ
Ｔ線をパ１″′にし、 これを受けて、ｌ０Ｃ２はＢＵ
Ｓ ＩＮ線にステータスを乗せてＳＴＡ ＩＮ線を１１
１ ｇｌにする。 このステータスを正常に受信すると
、ＣＰＵ１はＳＲＶ ＯＵＴ線を０１ ｇｌにしてｌ０
Ｃ２に応答し、起動シーケンスを終了する。
データ転送シーケンス５ＥＱ２は、起動シーケンスが正
常に終了し、データ転送が必要なコマンドの場合に実行
される。データ転送では、ライト系コマンドあるいはリ
ード系コマンドのいずれか一方が実行され、両コマンド
が同時に実行されることはない。ライト系コマンドでは
、ｌ０Ｃ２が５ＲＶＩＮ線を′ｌ”にしてＣＰＵＩにデ
ータ転送を要求し、これに対しＣＰＵＩはライト・デー
タ（ＷＲＤＴ）をＢＵＳ ＯＵＴ線に乗せ、ＳＲＶ Ｏ
ＵＴ線を’ｌ ”４： Ｌ、テＩ ＱＣ２４：応答する
。
常に終了し、データ転送が必要なコマンドの場合に実行
される。データ転送では、ライト系コマンドあるいはリ
ード系コマンドのいずれか一方が実行され、両コマンド
が同時に実行されることはない。ライト系コマンドでは
、ｌ０Ｃ２が５ＲＶＩＮ線を′ｌ”にしてＣＰＵＩにデ
ータ転送を要求し、これに対しＣＰＵＩはライト・デー
タ（ＷＲＤＴ）をＢＵＳ ＯＵＴ線に乗せ、ＳＲＶ Ｏ
ＵＴ線を’ｌ ”４： Ｌ、テＩ ＱＣ２４：応答する
。
リード系コマンドでは、ｌ０Ｃ２がリード・データ（Ｒ
Ｄ ＤＴ）をＢＵＳ ＩＮ線に乗せて５ＲＶＩＮ線を“
１″にし、ＣＰＵＩは該データを受信するとＳＲＶ Ｏ
ＵＴ線を“１″ニしてｌ０Ｃ２に応答する。以下、同様
の動作を繰り返し、所定数のデータを転送する。
Ｄ ＤＴ）をＢＵＳ ＩＮ線に乗せて５ＲＶＩＮ線を“
１″にし、ＣＰＵＩは該データを受信するとＳＲＶ Ｏ
ＵＴ線を“１″ニしてｌ０Ｃ２に応答する。以下、同様
の動作を繰り返し、所定数のデータを転送する。
終了シーケンス５ＥＱ３は、起動シーケンスあるいはデ
ータ転送シーケンスの終了に引き続いて実行されるもの
で、 ｌ０Ｃ２が５ＲＶＩＮ線をｇｌ Ｉ ＩＩにし、
ＢＵＳ ＩＮ線にステータスを乗せて該コマンドの実行
終了をＣＰＵＩへ報告し、これに対してｃＰｔＪｌはＳ
ＥＶ ＯＵＴ線を“１″ニして応答する。
ータ転送シーケンスの終了に引き続いて実行されるもの
で、 ｌ０Ｃ２が５ＲＶＩＮ線をｇｌ Ｉ ＩＩにし、
ＢＵＳ ＩＮ線にステータスを乗せて該コマンドの実行
終了をＣＰＵＩへ報告し、これに対してｃＰｔＪｌはＳ
ＥＶ ＯＵＴ線を“１″ニして応答する。
ここで、データ転送シーケンスに注目するに、転送され
るデータは、ライト系コマンドではＢＵＳ ＯＵＴ線に
、リード系コマンドではＢＵＳ ＩＮ線にそれぞれ乗る
が、いずれにしても他方のバス線は空きの状態である。
るデータは、ライト系コマンドではＢＵＳ ＯＵＴ線に
、リード系コマンドではＢＵＳ ＩＮ線にそれぞれ乗る
が、いずれにしても他方のバス線は空きの状態である。
そこで本発明では、このＢＵＳ ＯＵＴ線、ＢＵＳＩＮ
線を双方向制御可能とし、空いているバス線も使用して
データ転送を行うことにより、デー々転送能力の向上を
図るものである。
線を双方向制御可能とし、空いているバス線も使用して
データ転送を行うことにより、デー々転送能力の向上を
図るものである。
第３図は本発明方式による場合のデータ転送シ−ケンス
のタイミン゛グチヤードである。ここで。
のタイミン゛グチヤードである。ここで。
ＢＵＳｆＡ、ＢＵＳ−Ｂは第２図のＢＵＳ ＯＵＴ。
ＢＵＳ ＩＮに対応するものであるが、ＢＵＳ ＯＵＴ
、ＢＵＳ ＩＮは片方向に固定であるのに対し、ＢＵＳ
−Ａ、ＢＵＳ−Ｂは双方向制御可能である。
、ＢＵＳ ＩＮは片方向に固定であるのに対し、ＢＵＳ
−Ａ、ＢＵＳ−Ｂは双方向制御可能である。
第２図の起動シーケンス、終了シーケンスにおいては、
ＢＵＳ−ＡはＢＵＳ ＯＵＴと同様に機能し、ＢＵＳ−
ＢはＢＵＳ ＩＮと同様に機能する。
ＢＵＳ−ＡはＢＵＳ ＯＵＴと同様に機能し、ＢＵＳ−
ＢはＢＵＳ ＩＮと同様に機能する。
一方、データ転送シーケンスにおいては、ＢＵＳ−Ａ、
ＢＵＳ−Ｂは共に、ＣＰＵＩからｌ０Ｃ２あるいはｌ０
Ｃ２からｌ０ＣＩへのデータを送出する双方向性データ
バスとして機能する。
ＢＵＳ−Ｂは共に、ＣＰＵＩからｌ０Ｃ２あるいはｌ０
Ｃ２からｌ０ＣＩへのデータを送出する双方向性データ
バスとして機能する。
第３図（ａ）はリード系コマンドの場合のデータ転送シ
ーケンスである。この場合、ｌ０Ｃ２は５ＲＶＩＮ線を
Ｉｔ Ｉ １１にすると共にリード・データ（ＲＤ Ｄ
Ｔ）をＢＵＳ−Ａ、ＢＵＳ−Ｂの両方に乗せてＣＰＵＩ
へ送る。ＣＰＵＩは該リード・データを受信すると、Ｓ
ＲＶ ＯＵＴ線を“ｌ ＩＩにしてｌ０Ｃ２へ応答する
。第３図（ｂ）はライト系コマンドの場合のデータ転送
シーケンスである。
ーケンスである。この場合、ｌ０Ｃ２は５ＲＶＩＮ線を
Ｉｔ Ｉ １１にすると共にリード・データ（ＲＤ Ｄ
Ｔ）をＢＵＳ−Ａ、ＢＵＳ−Ｂの両方に乗せてＣＰＵＩ
へ送る。ＣＰＵＩは該リード・データを受信すると、Ｓ
ＲＶ ＯＵＴ線を“ｌ ＩＩにしてｌ０Ｃ２へ応答する
。第３図（ｂ）はライト系コマンドの場合のデータ転送
シーケンスである。
この場合、ｌ０Ｃ２はＳＲＶ ＩＮ線をＩｔ ｌ ＩＩ
ニしてデータ転送をＣＰＵＩに要求し、これに対しＣ
ＰＵＩはＳＲＶ ＯＵＴ線を１１１ ＩＩにすると共に
ライト・データ（ＷＲＤＴ）をＢＵＳ−Ａ、ＢＵＳ−Ｂ
の両方に乗せてｌ０Ｃ２へ送る。
ニしてデータ転送をＣＰＵＩに要求し、これに対しＣ
ＰＵＩはＳＲＶ ＯＵＴ線を１１１ ＩＩにすると共に
ライト・データ（ＷＲＤＴ）をＢＵＳ−Ａ、ＢＵＳ−Ｂ
の両方に乗せてｌ０Ｃ２へ送る。
すなわち、第３図では、第２図のＩ１０インタフェース
に比べてデータ転送幅が実質的に２倍に拡張されたこと
により、データ転送能力は倍になる。
に比べてデータ転送幅が実質的に２倍に拡張されたこと
により、データ転送能力は倍になる。
第４図は本発明の一実施例の構成図で、便宜上、ＣＰＵ
側のインタフェース部を示す、ＩＯＣ側の構成もこれと
ほぼ同様である。起動シーケンス時。
側のインタフェース部を示す、ＩＯＣ側の構成もこれと
ほぼ同様である。起動シーケンス時。
内部出力バス１０１上のアドレス、コマンド等は選択回
路１１よりバッファ１２に入り、ドライバ１６を介して
ＢＵＳ−Ａ １０５に送出される。また、ＢＵＳ−８１
０６から到来するアドレス、ステータス等はレシーバ１
７、選択回路１３を介してバッファ１４に入り、内部入
力バス１０２上に乗る。終了シーケンス時も同様であり
、ＢＵＳ−Ｂ１０６から到来するステータスはレシーバ
１７゜選択回路Ｉ３、バッファ１４経由で内部入力バス
１０２上に乗る。通常のデータ転送シーケンスの場合も
、それがライト系コマンドのときは、内部出力バス１０
１のライト・データが選択回路１１、バッファ１２．ド
ライバ１６を介してＢＵＳ−Ａ１０５に送出され、リー
ド系コマンドのときは、ＢＵＳ−８１０６上のリード・
データがレシーバ１７、選択回路１３、バッファ１４を
介して内部入力バス１０２上に乗る。
路１１よりバッファ１２に入り、ドライバ１６を介して
ＢＵＳ−Ａ １０５に送出される。また、ＢＵＳ−８１
０６から到来するアドレス、ステータス等はレシーバ１
７、選択回路１３を介してバッファ１４に入り、内部入
力バス１０２上に乗る。終了シーケンス時も同様であり
、ＢＵＳ−Ｂ１０６から到来するステータスはレシーバ
１７゜選択回路Ｉ３、バッファ１４経由で内部入力バス
１０２上に乗る。通常のデータ転送シーケンスの場合も
、それがライト系コマンドのときは、内部出力バス１０
１のライト・データが選択回路１１、バッファ１２．ド
ライバ１６を介してＢＵＳ−Ａ１０５に送出され、リー
ド系コマンドのときは、ＢＵＳ−８１０６上のリード・
データがレシーバ１７、選択回路１３、バッファ１４を
介して内部入力バス１０２上に乗る。
選択回路１１．１３およびドライバ１６．１８の動作は
、制御線ｔｔｏ、ｔｔｔを介してデータ選択制御回路１
９により制御される。データ選択制御回路１９は信号線
１０３を介して内部処理部と接続されている。さらにデ
ータ選択制御回路１９はドライバ２１を介して拡張モー
ド指示入力線（ＥＸＴ ＩＮ）１０７に接続されている
。ＥＸＴＩＮ線１０７は本発明により導入されたもので
ある。インタフェース制御回路２０はドライバ２２を介
してタグ・アウト線１０８を制御すると同時に、タグ・
イン線１０９上の状態をレシーバ２３を介して取り込み
、信号、１！１０４経由で内部処理部に与える。
、制御線ｔｔｏ、ｔｔｔを介してデータ選択制御回路１
９により制御される。データ選択制御回路１９は信号線
１０３を介して内部処理部と接続されている。さらにデ
ータ選択制御回路１９はドライバ２１を介して拡張モー
ド指示入力線（ＥＸＴ ＩＮ）１０７に接続されている
。ＥＸＴＩＮ線１０７は本発明により導入されたもので
ある。インタフェース制御回路２０はドライバ２２を介
してタグ・アウト線１０８を制御すると同時に、タグ・
イン線１０９上の状態をレシーバ２３を介して取り込み
、信号、１！１０４経由で内部処理部に与える。
次に１本発明の特徴であるＢＵＳ−Ａｌ ０５とＢＵＳ
−Ｂ １０６を拡張して使用する場合について説明する
。この場合、データ選択制御回路１９はレシーバ２１を
介してＥＸＴ ＩＮＩ！ｔｏ線がＩｔ Ｉ ＩＩで拡張
モードの指示を受けると、制御線１１０．１１１を介し
て、ライト系コマンドの場合は、ドライバ１６．１８を
動作状態にすると共に、内部出力バス１０１を選択する
ように選択回路１１゜１３を制御し、また、リード系コ
マンドの場合は、ドライバ１６，１８を不動作にすると
共に、レシーバ１５．１７を選択するように選択回路ｌ
ｌ。
−Ｂ １０６を拡張して使用する場合について説明する
。この場合、データ選択制御回路１９はレシーバ２１を
介してＥＸＴ ＩＮＩ！ｔｏ線がＩｔ Ｉ ＩＩで拡張
モードの指示を受けると、制御線１１０．１１１を介し
て、ライト系コマンドの場合は、ドライバ１６．１８を
動作状態にすると共に、内部出力バス１０１を選択する
ように選択回路１１゜１３を制御し、また、リード系コ
マンドの場合は、ドライバ１６，１８を不動作にすると
共に、レシーバ１５．１７を選択するように選択回路ｌ
ｌ。
１３を制御する。従って、ライト系コマンドでは、内部
出力バス１０１のライト・データの内１例えば第１バイ
トはバッファ１２に、第２バイトはバッファ１４にそれ
ぞれセットされ、バッファ１２のデータはドライバ１６
を介してＢＵＳ−ＡｌＯ２へ、バッファ１４のデータは
ドライバ１８を介してＢＵＳ−Ｂ １０６へ送出される
。一方、リーＩ−系コマンドでは、’ＥＸＴ ＩＮ線１
０７が“１″と云うことで、ＢＵＳ−Ａ１０５とＢＵＳ
−Ｂ １０６により例えば２バイト構成のリード・デー
タが到来する。このうち、’ＢＵＳ−Ａ１０５のデータ
はレシーバ１５、選択回路１１経由でバッファ１２にセ
ットされ、ＢＵＳ−Ｂ １０６のデータはレシーバ１７
、珈択回路１３経由でバッファ１４にセットされ、これ
らは共に内部入力バス１０２に送出される。
出力バス１０１のライト・データの内１例えば第１バイ
トはバッファ１２に、第２バイトはバッファ１４にそれ
ぞれセットされ、バッファ１２のデータはドライバ１６
を介してＢＵＳ−ＡｌＯ２へ、バッファ１４のデータは
ドライバ１８を介してＢＵＳ−Ｂ １０６へ送出される
。一方、リーＩ−系コマンドでは、’ＥＸＴ ＩＮ線１
０７が“１″と云うことで、ＢＵＳ−Ａ１０５とＢＵＳ
−Ｂ １０６により例えば２バイト構成のリード・デー
タが到来する。このうち、’ＢＵＳ−Ａ１０５のデータ
はレシーバ１５、選択回路１１経由でバッファ１２にセ
ットされ、ＢＵＳ−Ｂ １０６のデータはレシーバ１７
、珈択回路１３経由でバッファ１４にセットされ、これ
らは共に内部入力バス１０２に送出される。
以上、実施例では、中央処理装置と入出力制御装置間の
Ｉ１０インタフェースについて説明したが、本発明はこ
れに限定されるものでないことは云うまでもない。
Ｉ１０インタフェースについて説明したが、本発明はこ
れに限定されるものでないことは云うまでもない。
以上説明したように１本発明によれば、データ転送時、
装置間インタフェースのバスを新たに拡張することなく
、データ転送能力を上げることができ、この結果、デー
タ転送時間の短縮が図られ。
装置間インタフェースのバスを新たに拡張することなく
、データ転送能力を上げることができ、この結果、デー
タ転送時間の短縮が図られ。
システム全体の処理能力の向上がもたらされる。
【図面の簡単な説明】
第１図は情報処理システムの概略構成図、第２図は従来
のＩ１０インタフェースの動作例を示す図、第３図は本
発明によるＩ１０インタフェースの動作例を示す図、第
４図は本発明の一実施例の構成図である。 １・・・中央処理装置、２・・・入出力制御装置、３・
・・Ｉ１０インタフェース。 （α） ＳＲＶ ＯすＴ （ｂ） ５ＲＶ ＯαＴ
のＩ１０インタフェースの動作例を示す図、第３図は本
発明によるＩ１０インタフェースの動作例を示す図、第
４図は本発明の一実施例の構成図である。 １・・・中央処理装置、２・・・入出力制御装置、３・
・・Ｉ１０インタフェース。 （α） ＳＲＶ ＯすＴ （ｂ） ５ＲＶ ＯαＴ
Claims (1)
- （１）処理装置間を送信、受信別々のデータ・バスと該
データ・バスを制御するタグ線とから成るインタフェー
スで接続し、前記データ・バスにコマンド、データ等を
乗せ、前記タグ線の応答により前記処理装置間で所定の
動作を行うインタフェース制御方式において、前記送信
、受信別々のデータ・バスをそれぞれ双方向制御可能と
し、これらのデータ・バスをまとめて送信用あるいは受
信用に拡張して用いることを特徴とする処理装置間イン
タフェース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5600984A JPS60200357A (ja) | 1984-03-26 | 1984-03-26 | 処理装置間インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5600984A JPS60200357A (ja) | 1984-03-26 | 1984-03-26 | 処理装置間インタフエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200357A true JPS60200357A (ja) | 1985-10-09 |
Family
ID=13015050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5600984A Pending JPS60200357A (ja) | 1984-03-26 | 1984-03-26 | 処理装置間インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345126A3 (en) * | 2002-03-06 | 2007-04-18 | Kabushiki Kaisha Toshiba | Logic circuitry-implemented bus buffer |
-
1984
- 1984-03-26 JP JP5600984A patent/JPS60200357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345126A3 (en) * | 2002-03-06 | 2007-04-18 | Kabushiki Kaisha Toshiba | Logic circuitry-implemented bus buffer |
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