JPS6020266A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6020266A JPS6020266A JP58127610A JP12761083A JPS6020266A JP S6020266 A JPS6020266 A JP S6020266A JP 58127610 A JP58127610 A JP 58127610A JP 12761083 A JP12761083 A JP 12761083A JP S6020266 A JPS6020266 A JP S6020266A
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- JP
- Japan
- Prior art keywords
- buffer memory
- memory
- intermediate buffer
- request
- address
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ制御方式に関し、特に主記憶（以下ＭＳ
と略）と演算処理装置（以下ＣＰＵと略）内の高速バッ
ファメモリ（以下ＢＳと略）の間に中速の中間バッファ
メモリ（以下ｗｓと略）を有するいわゆる３レベル構成
のメモリシステムにあって、ＷＳを複数のｃｐｕ、人出
カチャネル（以下ＣＨと略）で共用するシステムにおけ
るメモリ制御方式に関するものである。
と略）と演算処理装置（以下ＣＰＵと略）内の高速バッ
ファメモリ（以下ＢＳと略）の間に中速の中間バッファ
メモリ（以下ｗｓと略）を有するいわゆる３レベル構成
のメモリシステムにあって、ＷＳを複数のｃｐｕ、人出
カチャネル（以下ＣＨと略）で共用するシステムにおけ
るメモリ制御方式に関するものである。
第１図は、３し、ベルメモリシステムの一実施例であり
、１０３ 、１０４の２台（１）ＣＰＵと１ｏ５ｃＨが
１０２ Ｗ Ｓを共用している。
、１０３ 、１０４の２台（１）ＣＰＵと１ｏ５ｃＨが
１０２ Ｗ Ｓを共用している。
今、１０３ＣＰＵＯがデータａｏを読出したいとき１０
６ Ｂ Ｓ内にあれはそこから続出し、もし、１０６Ｂ
Ｓになけれは１０２ Ｗ Ｓヘリクエストを発する。
６ Ｂ Ｓ内にあれはそこから続出し、もし、１０６Ｂ
Ｓになけれは１０２ Ｗ Ｓヘリクエストを発する。
１０２ Ｗ Ｓでは、３Ｇを含むラインＡＪＳ １０２
Ｗ Ｓ 内１Ｃあればそこから読出して１０３ ＣＰ
［Ｊ □へ送るか、もし再任しなけれは１０１ Ｍ
Ｓヘリクエスト＋ｂし、１０１ Ｍ ＳからラインＡを
読出し、ラインＡと１０２ＷＳへ割込むと共にａｏｆ
１０３ ＣＰ Ｕ Ｏへ転送Ｔる。
Ｗ Ｓ 内１Ｃあればそこから読出して１０３ ＣＰ
［Ｊ □へ送るか、もし再任しなけれは１０１ Ｍ
Ｓヘリクエスト＋ｂし、１０１ Ｍ ＳからラインＡを
読出し、ラインＡと１０２ＷＳへ割込むと共にａｏｆ
１０３ ＣＰ Ｕ Ｏへ転送Ｔる。
１０２ Ｗ Ｓの設置ｇれる目的は、以下に示すもので
ある、１０３，１０４ ＣＰ Ｕに使用される論理素子
の近年の著しい尚連化に反し、１０１Ｍ５に使用される
大′＃童メモリ素子はその集績度の向上という面では著
しい進歩があるものの、そのアクセスタイム、サイクル
タイムの面に閥してはほとんど改善かみられすＣＰＵと
ＭＳの速度差を埋めるためにＷＳか設置される。
ある、１０３，１０４ ＣＰ Ｕに使用される論理素子
の近年の著しい尚連化に反し、１０１Ｍ５に使用される
大′＃童メモリ素子はその集績度の向上という面では著
しい進歩があるものの、そのアクセスタイム、サイクル
タイムの面に閥してはほとんど改善かみられすＣＰＵと
ＭＳの速度差を埋めるためにＷＳか設置される。
ところで、ＷＳの高速なアクセスをさ韮たげる要因の１
つとしてインタロックがある。インタロックは公知の様
にある番地のメモリデータをある装置が一般的に専有し
て使用しようとするものであり、ある装置によりインタ
ロックかかけられているアドレスについては、装置のア
クセスは許されない。
つとしてインタロックがある。インタロックは公知の様
にある番地のメモリデータをある装置が一般的に専有し
て使用しようとするものであり、ある装置によりインタ
ロックかかけられているアドレスについては、装置のア
クセスは許されない。
ＷＳにおいても、この事情は何ら変る所はない。
つまり、他装置によりインクロックがかけられているか
否かｆｎべてからでないとＷＳをアクセスする事はでき
ない。これは、ＣＰＵ、ＣＨからみたＷＳのアクセスタ
イムを翰犬きせる要因の一つであり、本発明のインタロ
ック機ＷＶｊｔサポートする事によるＷＳのアクセスタ
イムの増大を防ぐ争にある。
否かｆｎべてからでないとＷＳをアクセスする事はでき
ない。これは、ＣＰＵ、ＣＨからみたＷＳのアクセスタ
イムを翰犬きせる要因の一つであり、本発明のインタロ
ック機ＷＶｊｔサポートする事によるＷＳのアクセスタ
イムの増大を防ぐ争にある。
第２図は本発明の実施例である。第１図と同じ符号のも
のは同一の得成物である。
のは同一の得成物である。
１０３．１０４ ＣＰ Ｕ及び１０５ ＣＨからのリク
エストは２０１リクエスト１ｌｄ３１を介して１０２
Ｗ Ｓへ送られ、それぞれ２０２リクエストレジスタへ
セットされる。
エストは２０１リクエスト１ｌｄ３１を介して１０２
Ｗ Ｓへ送られ、それぞれ２０２リクエストレジスタへ
セットされる。
２０２リクエストレジスタヘセツトされたリクエストは
線２０３ヲ通って２０４プライオリティ回路へ入力され
、ここで所定のアルゴリズムにより、リクエスト間のブ
ライオリがとられ、選択されたリクエストが線２０５を
通って２Ｑ５ＷＡＡｆｉ索リクエストレジスタヘセツト
される。２０６ Ｗ Ａ Ａ横木しジスタヘセットされ
たリクエストはＷＳのアドレスアレイである ２０９Ｗ
ＡＡを読出す。２０９ＷＡＡから読出されたＷ Ａ Ａ
の登録アドレスは、綴２１１によってコンベア回路２１
３に入力され、線２０７によって入力されるリクエスト
アドレスと共にコンベア回路にてアドレス一致のチェッ
クかされる。
線２０３ヲ通って２０４プライオリティ回路へ入力され
、ここで所定のアルゴリズムにより、リクエスト間のブ
ライオリがとられ、選択されたリクエストが線２０５を
通って２Ｑ５ＷＡＡｆｉ索リクエストレジスタヘセツト
される。２０６ Ｗ Ａ Ａ横木しジスタヘセットされ
たリクエストはＷＳのアドレスアレイである ２０９Ｗ
ＡＡを読出す。２０９ＷＡＡから読出されたＷ Ａ Ａ
の登録アドレスは、綴２１１によってコンベア回路２１
３に入力され、線２０７によって入力されるリクエスト
アドレスと共にコンベア回路にてアドレス一致のチェッ
クかされる。
２１３コンベア回路によってアドレスの一致が検出され
、該アドレスのデータかＷＳにある墨が判明すると２１
５ＩＮＷ８信号が′１“となる。
、該アドレスのデータかＷＳにある墨が判明すると２１
５ＩＮＷ８信号が′１“となる。
ところで腺２０７のリクエストアドレスは、２１２コン
ヘア回路にも入力されている。２１２コンベア回路の他
方の入力線２１０は、ロックアドレスアレイである２０
８ Ｌ Ａ Ａ ｙＱ）らの出力である。２０８ＬＡＡ
は、現在インタロックかセットさイ゛もているアドレス
と、インタロックをかけた装置とを覚えておくロックア
ドレスアレイであす、コンベア回路２１２では、１１２
０７によって入力されるリクエストアドレスと、リクエ
スト元装置ヲ鍼別する１ｊ号と１を使用して、該リクエ
ストアドレスか既に他装置によってインタロックがかり
られていないかチェックする。
ヘア回路にも入力されている。２１２コンベア回路の他
方の入力線２１０は、ロックアドレスアレイである２０
８ Ｌ Ａ Ａ ｙＱ）らの出力である。２０８ＬＡＡ
は、現在インタロックかセットさイ゛もているアドレス
と、インタロックをかけた装置とを覚えておくロックア
ドレスアレイであす、コンベア回路２１２では、１１２
０７によって入力されるリクエストアドレスと、リクエ
スト元装置ヲ鍼別する１ｊ号と１を使用して、該リクエ
ストアドレスか既に他装置によってインタロックがかり
られていないかチェックする。
もし、該リクエストか他装置によってインクロックがセ
ラ）３れていなければ２１４ Ｎ ｏ ｔ Ｉ ＮＬＡ
４信号が出力される。
ラ）３れていなければ２１４ Ｎ ｏ ｔ Ｉ ＮＬＡ
４信号が出力される。
２１６ Ｗ Ｓアクセス肝可判足回路には、ｆｆＭ２Ｏ
７によるリクエストアドレスと、ｍ ２１５によるＩＮ
ＷＳ信号、ｉ ２１４によるＮｏｔ ｘＮｉ、ＡＡｉ＝
−ｗカ入方ｇれている。もし、Ｉ Ｎ Ｗ Ｓイ百号と
Ｎｏｔ ＩＮＬＡＡ信号が共に１１“であれば、ＷＳに
対するアクセスは許可される。２１８ Ｗ Ｓアクセス
レジスタは、ＷＳのバンク対応にあり、ここでは、２１
９νｖＳバンクが４つの例が示されている。
７によるリクエストアドレスと、ｍ ２１５によるＩＮ
ＷＳ信号、ｉ ２１４によるＮｏｔ ｘＮｉ、ＡＡｉ＝
−ｗカ入方ｇれている。もし、Ｉ Ｎ Ｗ Ｓイ百号と
Ｎｏｔ ＩＮＬＡＡ信号が共に１１“であれば、ＷＳに
対するアクセスは許可される。２１８ Ｗ Ｓアクセス
レジスタは、ＷＳのバンク対応にあり、ここでは、２１
９νｖＳバンクが４つの例が示されている。
２１６ Ｗ Ｓアクセス許可判定回路により、臂Ｓのア
クセスが許可されると、リクエストアドレスにより決定
されるＷ Ｓバンクの２１８ Ｗ Ｓアクセスレジスタ
に線２１７を介して、Ｗｓアクセスに必要なアドレス、
書込みデータ、動作種別信号等がセットされて、ＷＳの
アクセスが開始される。
クセスが許可されると、リクエストアドレスにより決定
されるＷ Ｓバンクの２１８ Ｗ Ｓアクセスレジスタ
に線２１７を介して、Ｗｓアクセスに必要なアドレス、
書込みデータ、動作種別信号等がセットされて、ＷＳの
アクセスが開始される。
第２図及び既に説明した第２図の動作より明ら力）なμ
口く、ＷＳに対するリクエストがそのリクエストアドレ
スが既に他装置によってインクロックがかけられており
、ＷＳのアクセスがでさないか否かの判定は、ＷＡＡの
検索と同時に行なわれる。
口く、ＷＳに対するリクエストがそのリクエストアドレ
スが既に他装置によってインクロックがかけられており
、ＷＳのアクセスがでさないか否かの判定は、ＷＡＡの
検索と同時に行なわれる。
ＷＡＡは多（のエントリを扱ったアドレスアレイである
ことから、通常非違に高速なメモリ素子で栴成される。
ことから、通常非違に高速なメモリ素子で栴成される。
しかるにＬＡＡはエンドＩＪ数か少ないため、１埋素子
にて住Ｉ成する事は充分可能である。
にて住Ｉ成する事は充分可能である。
よって、ＷＡＡを胱出し、アドレスの一致を検出する時
間内（Ｃは光分２１２コンベア回路によるインクロック
か他装置によりセットされているか否かの恢宗は終了す
る。このため、不発明によれはＷＡＡを検案している間
に、リクエスト・アドレスが他装置によりインクロック
かセットされている７１）否かのチェックは終了する事
が判り、インタロックのために、ＷＳのアクセスタイム
が冷加する事が無いことがわかる。
間内（Ｃは光分２１２コンベア回路によるインクロック
か他装置によりセットされているか否かの恢宗は終了す
る。このため、不発明によれはＷＡＡを検案している間
に、リクエスト・アドレスが他装置によりインクロック
かセットされている７１）否かのチェックは終了する事
が判り、インタロックのために、ＷＳのアクセスタイム
が冷加する事が無いことがわかる。
第１図は３レベルメモリ構成にて、ｖノ８％複数台のＣ
Ｐ［Ｊ、Ｃ）Ｉで共用するシステム構成図、第２図は本
発明の一実施例のブロック図である。 ２０１・・・リクエスト組 ２０２・・・リクエストレジスタ ２０９・・・ＷＡＡ ２０７・・・線 ２１２・・・コンベア回路 オｌ記 Ｃρυ０ □ ｆＺ 図
Ｐ［Ｊ、Ｃ）Ｉで共用するシステム構成図、第２図は本
発明の一実施例のブロック図である。 ２０１・・・リクエスト組 ２０２・・・リクエストレジスタ ２０９・・・ＷＡＡ ２０７・・・線 ２１２・・・コンベア回路 オｌ記 Ｃρυ０ □ ｆＺ 図
Claims (1)
- １、 低速大容量の主記憶と、中速中容量の中間バッフ
ァメモリと、高速小容量の演算処理装置内のバッファメ
モリとよりなるメモリシステムで、前記中間バッファメ
モリを複数台の演算処理装置、チャネル装置によって共
用するシステムにおいて、中間バッファメモリに対する
リクエストについて中間バッファメモリのアドレスアレ
イの検索と、該リクエストアドレスが既に他の装置によ
ってインタロックされており、アクセスできないか否か
のチェックを並行して行なう事により、演算処理装置、
チャネルからの中間バッファメモリのアクセスタイムに
おける、前記インタロックのチェックのために心安な時
間のオーバヘッドを無くシ、中間バッファメモリのアク
セスタイムの高速化をはかったことを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127610A JPS6020266A (ja) | 1983-07-15 | 1983-07-15 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127610A JPS6020266A (ja) | 1983-07-15 | 1983-07-15 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020266A true JPS6020266A (ja) | 1985-02-01 |
| JPH0450619B2 JPH0450619B2 (ja) | 1992-08-14 |
Family
ID=14964339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127610A Granted JPS6020266A (ja) | 1983-07-15 | 1983-07-15 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020266A (ja) |
-
1983
- 1983-07-15 JP JP58127610A patent/JPS6020266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0450619B2 (ja) | 1992-08-14 |
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