JPS60204190A - 表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、テレテキストやビデオテックスなどの文字
画像表示システムにおりる表示回路に関する。

背景技術とその問題点 テレビ文字多重放送でページが送＜ｍされる場合、標準
モードでは、第１図Ａにボずように、その１ページが各
フィールドにおいて横２４８ドツト×縦２０４ドツトで
構成される。そして、そのページの１ドツトが表示メモ
リ　（ビデオＲＡＭ）のｌビットに対応すると共に、横
方向の８トソトが１バイＩ・の表示データとされている
。また、そのビット力げｌ″のとき、対応するド・７ト
は表示され、＋１０１１のとき表示されない。従っζ、
表示メモリは、水平アドレスとし゛ｒ３１番地、垂直ア
ドレスとして２０４番地が必要となる。

また、その表示用メモリに対する表示回路の動作は、次
のように行われる。すなわち、第１図Ｂ。

Ｃにおい°ζ、ｐｈは水平同期パルス、■＾ＤＲは表示
用の水平アドレス信号を示し、この水平−？ドレス信号
ＨＡＤＲは、水平表示期間ｔ４〜ｔ６よりも８ドノド期
間τだり前の時点ｔ３からスタートし゛ζ期間τごとに
１番地づつインクリメントされていく。

また、第１図Ｅ、Ｆにおいζ、Ｐｖは垂直同期パルス、
Ｖ　へｌ床は表承用の垂直アドレス偽りをボし、ごのノ
１（直アドレス信号ＶＡＤＲは、■水平期間ごとに１番
地づつインクリメントされζいく。

そして、この水平アドレス信号ＨＡＤＲ及び垂直アドレ
ス信局ｖＡＤＰが表示メモリに供給されて期間でことに
対応するアドレスから表示データが１バイ１−プリ読み
出され、この読め出された表示データが次の期間τにシ
フトレジスタにより並列信号から直列信号に変換されて
受像管に供給され、従っ”（、ページの表示が行われる
。

なお、このとき、第１図りに不ずように、表示メモリに
対Ｊる表示回路の読み出しは、期間τの後半に行われ、
その前半の期間はＣＰＵが表示メモリをアクセスするた
めの期間とされている。ずなわら、表承系吉ＣＰＵとが
時分割式に表示メモリをアクセスしている。また、 ｆＤｊクロックの周波数 ｆｃ：色画Ｉ股送周波数（”：　３．５８Ｍ１１７．　
）ｆＨｊ水平周波数 とすると、 ｆｏ＝−−ｆ。

＝４５．５Ｘ　８　Ｘ　ｒ　Ｈ であるから１水平期間は、水平アドレスの４５．５番地
分に等しい。

ところで、このような表示を行う場合、その表示された
パターンを見やすくするため、例えば特公昭５３−４１
０１６号公報において、スムージング（ラウンディング
）を行うことが嵩えられている。

すなわち、第２図は表示メモリにν１き込まれ°ζいる
文字ｒ　Ａ　Ｊの表示データの一例を模型的にボずもの
で、この表示データは、斜線をつりにビットがレベル“
１”、つけないビットが“Ｏ”である。

また、第３図はＣＲＴディスプレイのスクリーンに表示
された文字１’　Ａ　Ｊを不ず。ただし、スムージング
はｊ−１われ°ζいない。そして、Ｌはライン（走査線
）をボし、実線図丞のラインは奇数フィールＦ期間に形
成され、破線図示のラインは偶数フィールド期間に形成
される。また、Ｄｕは基本となる大きさのドツトを示し
、表示メモリの表示データ（第２図）が奇数フィールド
期間及び偶数フィールド期間の両方に使用されるので、
図のよ・うな表示パターンとなる。

これに対して、スムージングが行われたときには、文字
１’　Ａ　Ｊは第４図のように表示され、本来のドツト
Ｄｕの１／２の幅のハーフドツトＤｈがイ」加される。

従って、第３図のスムージング前の文字１’　Ａ　Ｊに
比べて滑らかになり、見やすくなる。

そして、このスムージングを行うとき、単位ドソ）Ｄｕ
に対するハーフドラ１−Ｄｈの組み合わゼは、基本的に
第５図に不ず２通りだけであり、全てのパターンについ
て第５図に示す組み合わせでハーフドツトＤｈが付加さ
れる。すなわち、単位Ｆ　ソ）　Ｄ　ｕが斜めに２つ並
んだとき、これとは交差する方向に２つのハーフドツト
Ｄｈがイ」加される。

従って、このスムージング処理を行う場合、！１町、直
方向については、現在表示が行われているラインの表示
データが必要であると共に、そのラインの１つ上または
下のラインの表７７ｆ’データが参照用とし″ζ必要で
ある。また、同様に、水平方向については、現在表示が
行われζいるドツトの表ノ１（データが必要であると共
に、そのドツトの１つ左または右のドツトの表示データ
が参照用として必要である。

ところが、ページの左端のドツトのときには、そのドツ
トのさらに左側のト°ソトはページ外であるから参照用
の表革ドツトが得られない。そしζ、同様に右端のドツ
トのときには、そのド・ノドのさらに右側のドツトはペ
ージ外であり、やはり参照用の表示データが得られない
。

従って、ページの左右両端のト°ソトについての考慮を
しないでスムージング処理を行うと、その左右両端のド
ツトに対してハーフドラ）Ｄｈが不必要な場合にもハー
フドツトＤｈが１１加されてしまうごとがあり、性能上
問題となっ°ζしまう。

また、ページの人為両端を検出し、この検出出力により
ノ、・右両端ではスムージング処理を禁止すると、ハー
フドツトＤｈが必要であるにもかかわらず、イマ１加さ
れなくなり、特性上問題となってしま・う。

発明の１」的 この発明は、このような問題点を解決しようとするもの
である。

発明の概要 このため、この発明においては、表小メモリの水平アド
レスが３１番地に、ＬＳＢ及びＭＳＢがパ０”であるダ
ミーデータをあらかじめ舊き込んでおくと共に、表示メ
モリの水平アドレスを１−ｏ」かり１３０」まで変化さ
せて読み出しを行う場合、その０番地の前の８ドツト期
間τ及び３０番地の次の８ドツト期間τに３１番地から
ダミーデータを読め出し、このダミーデータを有する表
示データに対し−（スムージング処理を行うようにした
ものである。

実施例 ずなわぢ、第６図がその一例をボし、この例においζは
、説明を簡単にするため、ＣＰＵは表示データを表示メ
モリに書き込むたけとする。また、垂直アドレス系につ
いては、一般のものと同様なので、図示及び説明を省略
する。

そして、第６図においζ、ｆｌｌは表示メモリをボし、
これは第１図Ａにネオようにアドレスされているもので
、下位アドレスＡ　Ｄ　ｏ　”−Ａ　Ｄ　４が水コ１１
゛？ドレストされ、これは０〜３０番地の範囲とされる
と共に、上位アドレスＡ　Ｄ　６〜Ａ　Ｉ）　１２が３
１ｆ直アドレスとされ、これは０〜２０３番地の範囲と
されている。そして、メモ１月１）のデータ入力Ｄ　Ｉ
　ｏ　”・Ｄ　Ｉ　ｖはＣＰＵ　（図ボせず）のデータ
バスに接続され、データ出力Ｄ　Ｏｏ　”　Ｄ　Ｏｖは
、スムージング回路（２）に接続される。このスムージ
ング回ｂ！８（２１はメモ！月１）から読み出された表
示データに対してハーフドツトＤｈを付加するものであ
るが、これは一般的な構成でよいので、その具体的な構
成につい−Ｃは特に問わない。また、スムージング回路
（２）において、表示データはパラレル信号からシリア
ル信号に変換され、ハーフドツトＤｈを有するビデオ信
号Ｙνとして出力される。

さらに、（４）は８進のプリセッタブルカウンタを示し
、これは、メモリ（１）が第１図りに示すように時分割
式にアクセスされるときのタイミング信号を形成するだ
めのものである。このため、カウンタ（４）のクロック
人力ＣＫには、■サイクルが表示ドツトの１個に対応す
る表示クロックＤＣＫが供給される。また、カウンタ（
４）のプリセット人力Ａ−Ｃはずべて″０″゛レベルと
されると共に、水平同期パルスｐｈがロード人力ＬＤに
供給される。

さらに、（５）は３２進のプリセッタブルカウンタをホ
す。このカウンタ（５）は、そのカウント値が表示用の
水ｉＩｚアドレス信号１１ＡＤＨとなるものであり、こ
のため、カウンタ（４）のキャリ出力ＣＲがクロック人
力ＣＫに供給される。また、カウンタ（５）のプリセソ
！・人力Ａ−Ｅには、定数回路（６）から所定値１Ｎ−
１をボず２進データが供給されると共に、パルスｐｈが
ロード人力ＬＤに供給される。

また、（７）はメモリ制御Ｕ路を不ず。この制御回路（
７）は、メモリ（１１を第１図りに不ずように時分割式
にアクセスするときのタイミングをとるためのものであ
り、このため、カウンタ（４）の出力Ｑｏ〜Ｑ２、クロ
ックＤＣＫ及びＣＰＵからのメモリライト信号ＭＥ曲が
供給され゛ζ所定のメトリリード信号ＲＤ、メモリライ
ト信号ＷＲ、セレクト信号Ｓ及びＣＰＵのウェイト信号
ＷＡＩＴが形成される。ここで、セレクト信号Ｓは、第
１図りに不ずよフに変化してメモリ（１１に対する水平
アドレス信号をＣＰＵ系と表示系とに切り換えるための
ものであり、カウンタ（４）の出力Ｑ　ｏ　＝　Ｑ　２
がＩ　ＯＪ　〜ｌ　３Ｊのとき０″、「４−１〜「７」
のとき”　１　”になる。また、ウェイト信号Ｗ＾ＩＴ
は、Ｓ　−”　ｌ”のとき、すなわち、表示系がメモ１
月１）から読め出しを行っている期間に、ＣＰＵにメモ
リ（１）の゛ｒクセス要求を生じたとき、ＣＰＵにウニ
・イトをかけるだめの信号である。

さらに、（８）はアドレスセレクタをボし、これは、そ
のセレクト人力Ｓにより人力Ａ、Ｂと出力Ｙとが、ｓ−
”ｏ”のときＹ＝Ａ、Ｓ＝”ｌ”のときＹ　−＝　１（
となるものであり、人力ＡはＣＰＵのアドレスバスのう
ちの１位５ビツトＡ　Ｄ　ｏ〜Ａ　Ｄ　４に１妾続され
Ｃいる。

このような構成によれば、第７図Ａに示すように、時点
ｔ１に水平同期パルスＰ　ｈが立ぢ上がると、この立も
」二かりにまりカウンタ（４）が［０」にプリセットさ
れる。そして、カウンタ（４）はクロックＤＣＫをカウ
ントするので、第７図Ｃに示すよ・）に、カウンタ（４
）からは時点ｔ１以後、期間τごとにキャリ出力ＣＲが
得られると共に、カウンタ（４）のカウント値は、第７
図Ｂに示すように、期間τの前半では１０」〜１３」、
後半では１４，１〜１７」となる。

また、時点Ｌ１にはパルスｐｈの立ち上がりにより第７
図りに示すように、カウンタ（５）はｒＮＪにプリセッ
トされ、以後、キャリ出力ＣＲをカウントするので、第
７図りに示すように、カウンタ（５）のカウント値、ず
なわち、表示用の水平アドレス信号ＨＡＤＲは、時点ｔ
１に値ＩＮＪからスクートして期間τごとに１１」づつ
インクリメントされζいく。

そし−Ｃ１水平表ボ期間の開始時点ｔ４よりも期間２τ
だＩＪ前の時点ｔ２になると、カウンタ（５）のカウン
ト出力１へ（アドレス信号）１１八ＤＲばｌ−３１ｊと
なり、時点ｔ２から期間τ後の時点Ｌ３にはカウント値
ＨＡ　Ｄ　Ｒはオーバーフロしζ１０−１になり、さら
にインクリメントされていく。

続い′Ｃ１水平表不期間の終ｒ時点Ｌ６よりも期間τだ
け前の時点ｔ５には、カウント値ＨＡＤＲは「３１」と
なり、時点ｔ６以後は１０」からインクリメントされて
いく。

そして、以上の動作と平行してカウンタ（４）のカウン
ト出力（第７１ｇｌ　Ｂ　）が制御回路（７）に供給さ
れ、セレクト信号Ｓは、カウンタ（４）のカウント出力
が１０」〜「３」のとき“０”、カウント出力が１゛４
」〜１−７」のとき１”とされる。

従って、カウント出力が１０」〜［３」のときには、セ
レクタ（８）はＹ−ＡとなってＣＰＵのアドレスバスＡ
　Ｉ）　ｏ　＝　Ａ　Ｉ）　４がセレクタ（８）を通じ
てメモリｆｌ＋に接続されると共に、ＣＰＵからのメモ
リライト信号ＮＥＮ肋（制御回路（７）を通じてメモ１
月１）に供給されるのｒ、ＣＰＵにメモ１月ｌ）の書き
込み要求があれは、この書き込みが行われる。

また、カウント出力が１４」へ・１７」のときにｔ、Ｌ
、セレクタ（８）はＹ＝Ｂとなっ゛ζカウンタ（５）に
より形成された表示用の水平アドレス信号ＨＡＤＲ（第
７図Ｄ）が、セレクタ（８）を通じてメモリ（１）に供
給されると共に、制御回路（７）からメモリリード信号
ＲＤがメモ１月１）に供給されるので、メモリ（１１か
らは表２５データが読み出される。また、このとき、Ｃ
ＰＵにメ’１Ｉｌ−１月１）の書き込み要求があったと
きには、ウェイト信号ＷＡＩＴが形成されてＣＰＵにウ
ェイトがか番Ｊられる。

こうし°ζ、メモリ（１１に対するＣＰＵのアクセス及
び表示用の読み出しが行われ、読み出された表小データ
はスムージング回路（２）においてスムージング処理が
行われ、ハーフドツトＤｈを有するビデオ（１４号Ｙｖ
が取り出される。

そして、その場合、第７図１）にボずように、水平アド
レス信号ＨＡＤＲが、水平表示用とし°ζ期間ｔ３〜ｔ
５に１０」〜ｌ’３０Ｊの値になるとき、その前後の期
間ｔ２〜ｔ３．ｔ５〜ｔｅには、値「３１」になり、メ
モ１月１）の水平アドレスの３１番地からデータが読み
出されるので、第８図にボずＪ、うに、水平アドレスが
３１番地のデータのり、　Ｓ　Ｂ及びＭＳＢは、ページ
外からページに隣接するドツトに対応することになる。

従っζ、メモリ（１１の水平アドレスが３１番地に、Ｌ
ＳＢ及びＭＳＢが０”であるダミーデータをＣＰＵによ
りあらかじめ書き込んでおけば、ページの左端及び右端
のドツトに対するスムージング処理は正しく行われるこ
とになり、不要なハーフドツトＤｈが付加されたり、必
要なハーフドツトＤｈが抜けたりすることがなくなる。

こうして、この発明によれば、ページの人為両端に対し
ても正しくスムージング処理を行うことができる。しか
も、その場合、回路（４１、（５１、（７１。

（８）は、表示用の水平アドレス信号１１＾１）Ｒの形
成及び時分割処理のためにもともと必要なものであり、
新設する必要があるのは、定数回路（６）だけであると
共に、この定数回路（６）は、稙１’ＮＪに対応してカ
ウンタ（５）のプリセッタブル人力Ａ　−Ｅをプルアッ
プあるいはプルダウンするだりでよい。ずなわら、特別
の補止回路などを設ける必要がなく、コストアンプがな
い。

発明のりＪ果 ページの左右両端においても正しくスムージング処理を
行うことができる。しかも、そのために特別の補止回路
を追加する必要がなく、コストアップがない。

【図面の簡単な説明】

第１図〜第５図、第７図、第８図はこの発明を説明Ｊる
ための図、第６図はこの発明の一例の糸絖図Ｃある。 （１１は表ボメ七り、（４１，（５１はプリセッタブル
カウンタ、（７）はメモリ制御回路である。

Claims (1)

【特許請求の範囲】
1. 表示メモリから表示データを読み出し、この読み出され
   た表示データに対し゛ζスムージング処理を行ってハー
   ソドットを有するキャラクタの表示を行うようにした表
   示回路において、水平アドレス（４号を上記表示メモリ
   の１つのアドレスに対応する単位期間ごとに変化させ、
   この水平アドレス信号を上記表示メモリに供給して上記
   表示データの読め出しを行うと共に、水平表示期間に隣
   接する前後の単位期間には、上記水平アドレス信号を上
   記表示メモリのうち表示に使用されないアドレスにして
   、Ｌ記表示メモリから読み出しを行い、かつ、」、記表
   示に使用されないアドレスに、上記水平表示期間の開始
   時及び終了時のビットに隣接するビットが“０″である
   ダミーデータをあらかじめ書き込んでおくようにした表
   示回路。