JPS6146978A - Ｃｒｔ表示装置 - Google Patents
Ｃｒｔ表示装置Info
- Publication number
- JPS6146978A JPS6146978A JP59167584A JP16758484A JPS6146978A JP S6146978 A JPS6146978 A JP S6146978A JP 59167584 A JP59167584 A JP 59167584A JP 16758484 A JP16758484 A JP 16758484A JP S6146978 A JPS6146978 A JP S6146978A
- Authority
- JP
- Japan
- Prior art keywords
- image memory
- output
- vector information
- information generator
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の端末に使用されるＣＲＴ表示
装置に関する。特に、画像表示情報を蓄積する画像メモ
リを備え、この画像メモリの読出しおよび画像表示の動
作が、この画像メモリに対する書込み動作と独立非同期
に行われるＣＲＴ表示装置の改良に関する。
装置に関する。特に、画像表示情報を蓄積する画像メモ
リを備え、この画像メモリの読出しおよび画像表示の動
作が、この画像メモリに対する書込み動作と独立非同期
に行われるＣＲＴ表示装置の改良に関する。
ラスクスキャン型ＣＲＴ表示装置では、画像メモリは画
面のリフレッシュのために表示系と、また新しい画像デ
ータの書込みのために、マイクロプロセッサやベクトル
情報発生器などとの双方からアクセスされる。
面のリフレッシュのために表示系と、また新しい画像デ
ータの書込みのために、マイクロプロセッサやベクトル
情報発生器などとの双方からアクセスされる。
この場合には、両者のアクセスの競合を避けるために、
マイクロプロセッサやベクトル情報発生器などは表示系
の帰線時間にアクセスしたり、表示系のアクセスの間隙
を縫ってアクセスする（トランスペアレント方式）手段
が用いられている。
マイクロプロセッサやベクトル情報発生器などは表示系
の帰線時間にアクセスしたり、表示系のアクセスの間隙
を縫ってアクセスする（トランスペアレント方式）手段
が用いられている。
この種の装置は、種類の異なる系に接続しても常に最適
の画像表示を行うことができる優れた特徴があり、情報
処理装置の端末として広く用いられている。しかし、表
示期間中に画像メモリへのアクセスまたは書込みが行わ
れると、表示画面がちらついて見にくくなる。このため
、表示期間中は画像メモリへの四込みを禁止して、四込
みは表示装置の帰線期間中に行うように制御する技術が
知られている。
の画像表示を行うことができる優れた特徴があり、情報
処理装置の端末として広く用いられている。しかし、表
示期間中に画像メモリへのアクセスまたは書込みが行わ
れると、表示画面がちらついて見にくくなる。このため
、表示期間中は画像メモリへの四込みを禁止して、四込
みは表示装置の帰線期間中に行うように制御する技術が
知られている。
ところが、ＣＲＴ表示装置の高分解能化にともない、画
像メモリは画面のリフレッシュのために表示系からのア
クセス時間が増し、マイクロプロセッサやベクトル情報
発生器が、データ書込みのために画像メモリを専有でき
る時間の割合は低下してきている。
像メモリは画面のリフレッシュのために表示系からのア
クセス時間が増し、マイクロプロセッサやベクトル情報
発生器が、データ書込みのために画像メモリを専有でき
る時間の割合は低下してきている。
一方、ベクトル情報発生器は高速化が進められ、画像メ
モリへのアクセスは増加する傾向にある。
モリへのアクセスは増加する傾向にある。
さらに、−ＩＱに画像メモリには容量の関係からグイナ
ミソクＲＡＭが用いられることが多く、アクセスタイム
、サイクルタイムの制限により単位時間内にアクセスで
きる回数は限られてくる。
ミソクＲＡＭが用いられることが多く、アクセスタイム
、サイクルタイムの制限により単位時間内にアクセスで
きる回数は限られてくる。
したがって、従来のＣＲＴ表示装置では描画速度を速（
するにはおのずと限界があった。
するにはおのずと限界があった。
本発明は、このような従来の問題点に着目してなされた
もので、ベクトル情報発生器からのデータを画像メモリ
に書き込むアクセス回数を減らし、かつベクトル情報発
生器の表示のための読出しによる待ぢ時間をなくすこと
により、表示系の影響を受けずにベクトル情報発生器を
高速で動作させることができるＣＲＴ表示装置を提供す
ることを目的とする。
もので、ベクトル情報発生器からのデータを画像メモリ
に書き込むアクセス回数を減らし、かつベクトル情報発
生器の表示のための読出しによる待ぢ時間をなくすこと
により、表示系の影響を受けずにベクトル情報発生器を
高速で動作させることができるＣＲＴ表示装置を提供す
ることを目的とする。
本発明は、ベクトル情報発生器の出力情報を一時蓄積す
るバッファメモリ手段を備えたことを特徴とする。
るバッファメモリ手段を備えたことを特徴とする。
すなわち、画面に表示−すべき情報およびその表示位置
の情報を発生するベクトル情報発生器と、このベクトル
情報発生器の出力情報が蓄積された画像メモリと、この
画像メモリのアドレス入力に読出アドレスを与えるリフ
レッシュ回路と、画像メモリの読出出力をＣＲＴ表示画
面に表示する表示手段と、画像メモリの読出しを行う期
間とベクトル情報発生器の出力情報を画像メモリに書込
みを行う期間とを制御する制御回路とを備えたＣＲＴ表
示装置において、ベクトル情報発生器の出力と画像メモ
リの書込み入力との間にそのベクトル１ｎ報発生器の出
力情報を一時蓄積するバッファメモリ手段を設け、この
バッファメモリ手段は、ベクトル情報発生器の出力情報
を表示画面の一部分に対応する横ｍドツトおよび縦ｎド
ソＩ−（ｍ、 ｎはそれぞれ２以上の整数）の表示すべ
き情報毎に蓄積する手段を含み、このバッファメモリ手
段の書込みタイミング制御手段はベクトル情報発生器に
接続され、その読出しタイミング制御手段は制御回路に
接続されたことを特徴とする。
の情報を発生するベクトル情報発生器と、このベクトル
情報発生器の出力情報が蓄積された画像メモリと、この
画像メモリのアドレス入力に読出アドレスを与えるリフ
レッシュ回路と、画像メモリの読出出力をＣＲＴ表示画
面に表示する表示手段と、画像メモリの読出しを行う期
間とベクトル情報発生器の出力情報を画像メモリに書込
みを行う期間とを制御する制御回路とを備えたＣＲＴ表
示装置において、ベクトル情報発生器の出力と画像メモ
リの書込み入力との間にそのベクトル１ｎ報発生器の出
力情報を一時蓄積するバッファメモリ手段を設け、この
バッファメモリ手段は、ベクトル情報発生器の出力情報
を表示画面の一部分に対応する横ｍドツトおよび縦ｎド
ソＩ−（ｍ、 ｎはそれぞれ２以上の整数）の表示すべ
き情報毎に蓄積する手段を含み、このバッファメモリ手
段の書込みタイミング制御手段はベクトル情報発生器に
接続され、その読出しタイミング制御手段は制御回路に
接続されたことを特徴とする。
バッファメモリ手段は、ベクトル情報発生器の出力に接
続され、表示画面の一部分に対応する横ｍドツトおよび
縦ｎドツトの表示すべき情報を記憶するパターンレジス
タと、このパターンレジスタの読出出力を表示すべき情
報毎に複数個蓄積するＦＩＦＯレジスタとを含むことが
好ましい。
続され、表示画面の一部分に対応する横ｍドツトおよび
縦ｎドツトの表示すべき情報を記憶するパターンレジス
タと、このパターンレジスタの読出出力を表示すべき情
報毎に複数個蓄積するＦＩＦＯレジスタとを含むことが
好ましい。
制御回路は、表示手段の走査に係る同期信号を入力する
手段と、この同期信号に応じて、この表示手段の帰線期
間内に画像メモリの書込みを行う期間を設定する手段と
を含むことが好ましい。
手段と、この同期信号に応じて、この表示手段の帰線期
間内に画像メモリの書込みを行う期間を設定する手段と
を含むことが好ましい。
本発明は、ベクトル情報発生器の出力情報を画像メモリ
を分割したレジスタに書込み、この境界を越えるとバッ
ファメモリ （ＦＩＦＯレジスタ）に、レジスタの画面
上の位置を示すアドレス、書込むべきデータおよびパタ
ーンを入力し蓄積する。
を分割したレジスタに書込み、この境界を越えるとバッ
ファメモリ （ＦＩＦＯレジスタ）に、レジスタの画面
上の位置を示すアドレス、書込むべきデータおよびパタ
ーンを入力し蓄積する。
また、画像メモリには表示系がアクセスしない帰線時間
に、バッファメモリより連続して書込みデータをレジス
タのアドレスに対応した位置に、そのパターンで書込む
ことができる。
に、バッファメモリより連続して書込みデータをレジス
タのアドレスに対応した位置に、そのパターンで書込む
ことができる。
すなわち、ベクトル情報発生器がドツトアドレスを毎回
出力するのに対して、ＦＩＦＯレジスタの画像メモリへ
のアクセスは、パターンレジスタで画像メモリを分割し
た分だけ少なくなる。すなわち、画像メモリへの書込み
アクセスの回数が減少する。
出力するのに対して、ＦＩＦＯレジスタの画像メモリへ
のアクセスは、パターンレジスタで画像メモリを分割し
た分だけ少なくなる。すなわち、画像メモリへの書込み
アクセスの回数が減少する。
さらに、バッファメモリを設は表示系と競合する時間で
もベクトル情報発生器の出力を蓄えることができるので
、ベクトル情報発生器は画像メモリへのアクセスとは無
関係に動作することができ待たされることはない。
もベクトル情報発生器の出力を蓄えることができるので
、ベクトル情報発生器は画像メモリへのアクセスとは無
関係に動作することができ待たされることはない。
以下、本発明の実施例方式を図面に基づいて説巻
明する。
第１図は、本発明の一実施例を説明するブロック構成図
である。第２図は本発明の一実施例の要部ブロック構成
図である。
である。第２図は本発明の一実施例の要部ブロック構成
図である。
第１図および第２図において、ベクトル情報発生器１の
アドレス情報出力はパターンレジスタ２、ＦＩＦＯレジ
スク３および画像メモリ制御回路４に入力し、データ情
報出力はＦＩＦＯレジスタ３に入力される。画像メモリ
制御回路４の制御信号出力は、ベクトル情報発生器１、
パターンレジスタ２およびＦＩＦＯレジスタ３に入力さ
れる。ＦＩＦＯレジスタ３の出力は、ＣＲＴリフレッシ
ュ回路５の出力とともに画像メモリ制御回路４に入力し
、いずれかに選択されて画像メモリ６に出力される。画
像メモリ６の出力は、ＣＲ７表示回路７に入力してＣＲ
Ｔ端末８で表示される。また、ＣＲ７表示回路７から帰
線時間情報が画像メモリ制御回路４に出力される。
アドレス情報出力はパターンレジスタ２、ＦＩＦＯレジ
スク３および画像メモリ制御回路４に入力し、データ情
報出力はＦＩＦＯレジスタ３に入力される。画像メモリ
制御回路４の制御信号出力は、ベクトル情報発生器１、
パターンレジスタ２およびＦＩＦＯレジスタ３に入力さ
れる。ＦＩＦＯレジスタ３の出力は、ＣＲＴリフレッシ
ュ回路５の出力とともに画像メモリ制御回路４に入力し
、いずれかに選択されて画像メモリ６に出力される。画
像メモリ６の出力は、ＣＲ７表示回路７に入力してＣＲ
Ｔ端末８で表示される。また、ＣＲ７表示回路７から帰
線時間情報が画像メモリ制御回路４に出力される。
ベクトル情報光」器１は与えられたコマンド、パラメー
タに対して画像メモリ６に対応した描画アドレス情報を
出力する。
タに対して画像メモリ６に対応した描画アドレス情報を
出力する。
パターンレジスタ２は、デコーダ２１を含み画像メモリ
６の一部に対応するｍＸｎビットのレジスタでデータを
書き込むか否かを指定する。
６の一部に対応するｍＸｎビットのレジスタでデータを
書き込むか否かを指定する。
ＦＩＦＯレジスタ３は、ｒＦｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ ０ｕｔＪレジスタであり、アドレス、パターンおよ
びデータの情報を蓄積することができる。
ｔ ０ｕｔＪレジスタであり、アドレス、パターンおよ
びデータの情報を蓄積することができる。
画像メモリ制御回路４は、アドレスレジスタ４１、コン
パレータ４２、制御回路４３および選択回路４４から構
成され、ベクトル情報発生器Ｉのアドレス情報出力がア
ドレスレジスタ４１に入力され、その出力とアドレス情
報出力とがコンパレータ４２に入力し、制御回路４３に
出力される。また、制御回路４３はベクトル情報発生器
１、パターンレジスタ２およびＦＩＦＯレジスタ３をＩ
ｎ卸するとともに、ＣＲ７表示回路７から帰線時間情報
を人力し、その情報により選択回路４４を制御して、Ｆ
ＩＦＯレジスタ３からの画像メモリ６の書込み情報と、
ＣＲＴリフレッシュ回路５からの画像メモリ６の読出し
アドレスとを選択し画像メモリ６に出力する。
パレータ４２、制御回路４３および選択回路４４から構
成され、ベクトル情報発生器Ｉのアドレス情報出力がア
ドレスレジスタ４１に入力され、その出力とアドレス情
報出力とがコンパレータ４２に入力し、制御回路４３に
出力される。また、制御回路４３はベクトル情報発生器
１、パターンレジスタ２およびＦＩＦＯレジスタ３をＩ
ｎ卸するとともに、ＣＲ７表示回路７から帰線時間情報
を人力し、その情報により選択回路４４を制御して、Ｆ
ＩＦＯレジスタ３からの画像メモリ６の書込み情報と、
ＣＲＴリフレッシュ回路５からの画像メモリ６の読出し
アドレスとを選択し画像メモリ６に出力する。
すなわち、ＣＲＴ端末８の画面リフレッシュのために画
像メモリ６からのデータの読出しと、べクトル悄傾発生
器１からのデータの画像メモリ６への書込みのタイミン
グ、シーケンスを制御する。
像メモリ６からのデータの読出しと、べクトル悄傾発生
器１からのデータの画像メモリ６への書込みのタイミン
グ、シーケンスを制御する。
第３図は、画像メモリ６の表示分割華位を示す図である
。
。
パターンレジスタ２ば画像メモリ６の整数分の１となる
。例えば画像メモリ６が１２８０ Ｘ １０２４ドツト
のときは、Ｘ、Ｙ軸方向ともに１ ／２５６とすると、
５×４ドツトの２０ビットレジスタとなる。
。例えば画像メモリ６が１２８０ Ｘ １０２４ドツト
のときは、Ｘ、Ｙ軸方向ともに１ ／２５６とすると、
５×４ドツトの２０ビットレジスタとなる。
第４図は、パターンレジスタ２とＦＩＦＯレジスタ３の
関係を説明する図である。
関係を説明する図である。
ベクトル情報発生器１よりＡ−Ｂ間の補間データとして
、画像メモリ６のＸ、Ｙアドレスに書込みデータが逐次
出力される。第４図に示すように、画像メモリ６をパタ
ーンレジスタ２（ｍＸｎ）で分割したところにＡ−Ｂの
直線を描画する。この場合には、ベクトル情報発生器ｌ
より出力されるアドレスは、パターンレジスタ２内のド
ツトの位置とパターンレジスタ２の画像メモリ６内の位
置とを指定する。
、画像メモリ６のＸ、Ｙアドレスに書込みデータが逐次
出力される。第４図に示すように、画像メモリ６をパタ
ーンレジスタ２（ｍＸｎ）で分割したところにＡ−Ｂの
直線を描画する。この場合には、ベクトル情報発生器ｌ
より出力されるアドレスは、パターンレジスタ２内のド
ツトの位置とパターンレジスタ２の画像メモリ６内の位
置とを指定する。
まず、パターンレジスタ２にＡ−Ｐ、のドツトのパター
ンが書き込まれる。パターンレジスタ２の境界を越える
と、パターンレジスタ２ （ｍＸｎドツト）と、パター
ンレジスタ２の位置を示ずアドレス（ｔ、ｊ）と、書込
みデータとがＦＩＦＯレジスタ３に書き込まれる。続い
て、Ｐ ＋ Ｐ ｚ間のパターンデータ、パターン
レジスタ２の位置（ｉ＋１、ｊ）、および書込みデータ
がベクトル情報発生器１の出力に従って書き込まれる。
ンが書き込まれる。パターンレジスタ２の境界を越える
と、パターンレジスタ２ （ｍＸｎドツト）と、パター
ンレジスタ２の位置を示ずアドレス（ｔ、ｊ）と、書込
みデータとがＦＩＦＯレジスタ３に書き込まれる。続い
て、Ｐ ＋ Ｐ ｚ間のパターンデータ、パターン
レジスタ２の位置（ｉ＋１、ｊ）、および書込みデータ
がベクトル情報発生器１の出力に従って書き込まれる。
さらに、パターンレジスタ２の境界を越える度に、Ｐ２
Ｐ３ 、Ｐｓ Ｐｇ 、Ｐ４ Ｂ間のパターン、アド
レスおよびデータがＦＩＦＯレジスタ３に入力し書き込
まれる。
Ｐ３ 、Ｐｓ Ｐｇ 、Ｐ４ Ｂ間のパターン、アド
レスおよびデータがＦＩＦＯレジスタ３に入力し書き込
まれる。
すなわち、直線ＡＢを描くのにベクトル情報発生器は、
ドツトアドレスを毎回出力するのに対して、ＦＩＦ９レ
ジスタ３の画像メモリ６へのアクセスは上記の例では５
回でよい。
ドツトアドレスを毎回出力するのに対して、ＦＩＦ９レ
ジスタ３の画像メモリ６へのアクセスは上記の例では５
回でよい。
第５図は、画像メモリ６の動作を説明するタイムチャー
トである。
トである。
ＣＲＴ端末８が表示期間中には、画像メモリ６
′は画面のリフレッシュのための読出し系に専有される
が、’Ｊ？Ｊ’ｌ線時間は占線心間に開放される。この
制御は画像メモリ制御回路４が行う。
′は画面のリフレッシュのための読出し系に専有される
が、’Ｊ？Ｊ’ｌ線時間は占線心間に開放される。この
制御は画像メモリ制御回路４が行う。
また、この古込み期間中にＦｒＦｏレジスタ３の出力で
あるパターンアドレスで指定される画像メモリの領域に
、当込みデータがパターンレジスタ２のパターンで書き
込まれる。
あるパターンアドレスで指定される画像メモリの領域に
、当込みデータがパターンレジスタ２のパターンで書き
込まれる。
本発明のＣＲＴ表示装置では、画像メモリへの吉込みア
クセスの回数が城少し、また画面のりフレッシュのため
の表示系との競合が避けられるために、高速に動作する
ベクトル情報発生器を使用することができる。したがっ
て、本発明のＣＲＴ表示装置は高速な描画を行うことが
できる。
クセスの回数が城少し、また画面のりフレッシュのため
の表示系との競合が避けられるために、高速に動作する
ベクトル情報発生器を使用することができる。したがっ
て、本発明のＣＲＴ表示装置は高速な描画を行うことが
できる。
第１図は本発明の一実施例を示すブロック構成図。
第２図は本発明の一実施例の要部ブロック構成図。
第３図は画像メモリの表示分割単位を示す図。
第４図はパターンレジスタとＦＩＦＯレジスタの関係を
説明する図。 第５図は画像メモリの動作を説明するタイムチャート。 １・・・ベクトル情報発生器、２・・・パターンレジス
タ、３・・・ＦＩＦＯレジスタ、４・・・画像メモリ制
御回路、５・・・ＣＲＴリフレッシュ回路、６・・・画
像メモリ、７・・・ＣＲＴ表示回路、８・・・ＣＲＴ端
末、２１・・・デコーダ、４１・・・アドレスレジスタ
、４２・・・コンパレータ、４３・・・制御回路、４４
・・・選択回路。
説明する図。 第５図は画像メモリの動作を説明するタイムチャート。 １・・・ベクトル情報発生器、２・・・パターンレジス
タ、３・・・ＦＩＦＯレジスタ、４・・・画像メモリ制
御回路、５・・・ＣＲＴリフレッシュ回路、６・・・画
像メモリ、７・・・ＣＲＴ表示回路、８・・・ＣＲＴ端
末、２１・・・デコーダ、４１・・・アドレスレジスタ
、４２・・・コンパレータ、４３・・・制御回路、４４
・・・選択回路。
Claims (3)
- （１）画面に表示すべき情報およびその表示位置の情報
を発生するベクトル情報発生器と、 このベクトル情報発生器の出力情報が蓄積された画像メ
モリと、 この画像メモリのアドレス入力に読出アドレスを与える
リフレッシュ回路と、 上記画像メモリの読出出力をＣＲＴ表示画面に表示する
表示手段と、 上記画像メモリの読出しを行う期間と上記ベクトル情報
発生器の出力情報を上記画像メモリに書込みを行う期間
とを制御する制御回路と を備えたＣＲＴ表示装置において、 上記ベクトル情報発生器の出力と上記画像メモリの書込
み入力との間にそのベクトル情報発生器の出力情報を一
時蓄積するバッファメモリ手段を設け、 このバッファメモリ手段は、 上記ベクトル情報発生器の出力情報を上記表示画面の一
部分に対応する横ｍドットおよび縦ｎドット（ｍ、ｎは
それぞれ２以上の整数）の表示すべき情報毎に蓄積する
手段を含み、 このバッファメモリ手段の書込みタイミング制御手段は
上記ベクトル情報発生器に接続され、その読出しタイミ
ング制御手段は上記制御回路に接続された ことを特徴とするＣＲＴ表示装置。 - （２）バッファメモリ手段は、 ベクトル情報発生器の出力に接続され、表示画面の一部
分に対応する横ｍドットおよび縦ｎドットの表示すべき
情報を記憶するパターンレジスタと、 このパターンレジスタの読出出力を上記表示すべき情報
毎に複数個蓄積するＦＩＦＯレジスタとを含む特許請求
の範囲第（１）項に記載のＣＲＴ表示装置。 - （３）制御回路は、 表示手段の走査に係る同期信号を入力する手段と、 この同期信号に応じて、この表示手段の帰線期間内に画
像メモリの書込みを行う期間を設定する手段と を含む特許請求の範囲第（１）項に記載のＣＲＴ表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167584A JPS6146978A (ja) | 1984-08-10 | 1984-08-10 | Ｃｒｔ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167584A JPS6146978A (ja) | 1984-08-10 | 1984-08-10 | Ｃｒｔ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146978A true JPS6146978A (ja) | 1986-03-07 |
Family
ID=15852459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167584A Pending JPS6146978A (ja) | 1984-08-10 | 1984-08-10 | Ｃｒｔ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399957U (ja) * | 1986-12-18 | 1988-06-29 | ||
| JPH0659663A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | ベクトルフォント描画方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
-
1984
- 1984-08-10 JP JP59167584A patent/JPS6146978A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399957U (ja) * | 1986-12-18 | 1988-06-29 | ||
| JPH0659663A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | ベクトルフォント描画方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100328424B1 (ko) | 고속카피수단을갖는프레임버퍼를구성하기위한방법및장치 | |
| JPS6049391A (ja) | ラスタ走査表示システム | |
| EP0525986B1 (en) | Apparatus for fast copying between frame buffers in a double buffered output display system | |
| JPS6016634B2 (ja) | デイスプレイ装置における図形発生方式 | |
| JPH06149533A (ja) | 表示領域外セグメントの描画処理を削減したセグメント高速描画方式 | |
| JP2891429B2 (ja) | 液晶ディスプレイ制御装置 | |
| JPS61243492A (ja) | ビツトマツプ・デイスプレイ装置 | |
| KR100245266B1 (ko) | 차량용 네비게이션 장치 | |
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JPS61290486A (ja) | 表示制御装置 | |
| JP3694622B2 (ja) | 画像表示データの生成方法 | |
| JP2833024B2 (ja) | 表示画面合成装置 | |
| JPS6159391A (ja) | 静止画移動回路 | |
| JPS6032088A (ja) | Ｃｒｔ表示端末装置 | |
| JPS6323191A (ja) | グラフイツク表示装置 | |
| JPH04278652A (ja) | 図形描画装置及びそのメモリアクセス方式 | |
| JPS6040034B2 (ja) | 表示装置 | |
| JPS6146979A (ja) | Ｃｒｔ表示装置 | |
| JPS61209481A (ja) | 文字表示装置 | |
| JPS59148091A (ja) | 文字図形表示装置 | |
| JPH0247696A (ja) | 画像表示装置 | |
| JPH0553548A (ja) | デイスプレイ制御装置 | |
| JPH0415689A (ja) | 画像表示回路 | |
| JPS62272321A (ja) | 表示方式 | |
| JPS63106695A (ja) | Ｃｒｔ画面の表示装置 |