JPS60205490A - 表示制御回路 - Google Patents
表示制御回路Info
- Publication number
- JPS60205490A JPS60205490A JP59061349A JP6134984A JPS60205490A JP S60205490 A JPS60205490 A JP S60205490A JP 59061349 A JP59061349 A JP 59061349A JP 6134984 A JP6134984 A JP 6134984A JP S60205490 A JPS60205490 A JP S60205490A
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- address
- ram
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデジタルノナターンデータを蓄積するランダ
ムアクセスメモリ（ＲＡＭ ）を有した表示制御回路に
関し、画面分割、部分スクロール等の表示効果を向上す
る回路に関する。
ムアクセスメモリ（ＲＡＭ ）を有した表示制御回路に
関し、画面分割、部分スクロール等の表示効果を向上す
る回路に関する。
陰極線管の画面上に画像表示を行なうための回路トシて
、マイクロゾロセッサのデータ処理によりデジタルパタ
ーンデータを画像ＲＡＭ Ｋ蓄積し、その内容を高速の
カウンタによって読み出し、画面上に画像表示させる回
路が広く知られている。
、マイクロゾロセッサのデータ処理によりデジタルパタ
ーンデータを画像ＲＡＭ Ｋ蓄積し、その内容を高速の
カウンタによって読み出し、画面上に画像表示させる回
路が広く知られている。
第１図はこの種表示制御回路の構成を示し、第２図はそ
の動作信号波形を示している。
の動作信号波形を示している。
画像ＲＡＭ ７９の容量は、表示画面上の横（Ｈ）方向
のドツト数と縦（Ｖ）方向のライン数で決まる。ここで
は、従来例を説明する上で、横２５６ド、ト、縦２０４
ラインとする。発振器Ｊ１から得られる表示クロック（
ＣＰ）Ｆｉ、、横のドツト数と表示部の水平周波数、帰
線期間の関係から決定できる。ここで画９９ ＲＡＭ
１９とのアクセス時間との調整上、画像データを４ビツ
ト（１ワード）ノ母うレルにアクセスしている。この４
ビツトをカウントする部分がビットカウンタ１２でメジ
、ワードをカウントする部分がワードカウンタ１３であ
る−０そして、ビットカウンタ１２とワードカウンタ１
３とで１水平期間と合故する罐なｔＨ進カウンタが構成
されている。つまり、ビットカウンタ１２とワードカウ
ンタＩ３の出力は、水平信号発生部１４に入力される。
のドツト数と縦（Ｖ）方向のライン数で決まる。ここで
は、従来例を説明する上で、横２５６ド、ト、縦２０４
ラインとする。発振器Ｊ１から得られる表示クロック（
ＣＰ）Ｆｉ、、横のドツト数と表示部の水平周波数、帰
線期間の関係から決定できる。ここで画９９ ＲＡＭ
１９とのアクセス時間との調整上、画像データを４ビツ
ト（１ワード）ノ母うレルにアクセスしている。この４
ビツトをカウントする部分がビットカウンタ１２でメジ
、ワードをカウントする部分がワードカウンタ１３であ
る−０そして、ビットカウンタ１２とワードカウンタ１
３とで１水平期間と合故する罐なｔＨ進カウンタが構成
されている。つまり、ビットカウンタ１２とワードカウ
ンタＩ３の出力は、水平信号発生部１４に入力される。
この水平信号発生部１４は、１水平期間に１回発生する
水平信号（Ｈ８）、各種のタイミング信号Ｔｌ、Ｔ２、
同期信号（５ＹＮＣ）等を発生する・水平信号（Ｈ８）
は、ラインカウンタ１５に入力され、クロックとして用
いられる。このラインカウンタ１５は、１垂直期間に合
致するｔｙカカラタを構成し、その出力を垂直信号発生
部１６に入力している。この垂直信号発生部１６の出力
ダート信号Ｇノは、水平イぎ号発生部１４の出力に垂直
方向のタイミングを与えるものである。
水平信号（Ｈ８）、各種のタイミング信号Ｔｌ、Ｔ２、
同期信号（５ＹＮＣ）等を発生する・水平信号（Ｈ８）
は、ラインカウンタ１５に入力され、クロックとして用
いられる。このラインカウンタ１５は、１垂直期間に合
致するｔｙカカラタを構成し、その出力を垂直信号発生
部１６に入力している。この垂直信号発生部１６の出力
ダート信号Ｇノは、水平イぎ号発生部１４の出力に垂直
方向のタイミングを与えるものである。
画像ＲＡＭ １９のアクセスに必要なアドレスは、ワー
ドアドレス６本（ビット）、ラインアドレス８本（ビッ
ト）で計１４本（ビット）必要でアシ、これらは、合成
回路１７、アドレススイッチ１８を介して画像ＲＡＭ
１９ Ｋ与えられる・アドレススイッチ１８は、画像Ｒ
ＡＭ Ｊ ９のデータ読み出し期間のみ、タイミング信
号Ｔ２によって、合成回路１７側のアドレスデータを選
択して画像ＲＡＭ Ｊ ９のアドレス指足入カ端に与え
る。そして、画像ＲＡＭ １９の入出力端がらの読み出
しデータは、並列直列変換回路２ｏで直列データに変換
され、アンド回路２１ｔ−介して出力される。
ドアドレス６本（ビット）、ラインアドレス８本（ビッ
ト）で計１４本（ビット）必要でアシ、これらは、合成
回路１７、アドレススイッチ１８を介して画像ＲＡＭ
１９ Ｋ与えられる・アドレススイッチ１８は、画像Ｒ
ＡＭ Ｊ ９のデータ読み出し期間のみ、タイミング信
号Ｔ２によって、合成回路１７側のアドレスデータを選
択して画像ＲＡＭ Ｊ ９のアドレス指足入カ端に与え
る。そして、画像ＲＡＭ １９の入出力端がらの読み出
しデータは、並列直列変換回路２ｏで直列データに変換
され、アンド回路２１ｔ−介して出力される。
第２図は、表示クロック（ＣＰ）、画像ＲＡ１１１１１
９に対するアドレスデータ（Ａｏ −Ａ２ ）、画像Ｒ
ＡＭ ７９の出力データ（Ｄ’ｏ −Ｄ２ ）、タイミ
ング信号ＴＩ、アンド回路２１からの直列出力データ（
ＳＤ）の関係を示している。
９に対するアドレスデータ（Ａｏ −Ａ２ ）、画像Ｒ
ＡＭ ７９の出力データ（Ｄ’ｏ −Ｄ２ ）、タイミ
ング信号ＴＩ、アンド回路２１からの直列出力データ（
ＳＤ）の関係を示している。
以上が画像ＲＡＭ １９に対するデータ読み出し処理で
あり、次のデータ省き込み処理について説明する。マイ
クログロセ、す（ＭＰＵ ） ２２、リードオンリーメ
モリ（ＲＯＭ ） ２３ 、ランダムアクセスメモリ（
ＲＡＭ ） ２４ 、チッグセレクタ２５、双方向パ、
ファ回路２６等は、ｒ−夕書き込み時に主要な動作を得
る。画像ＲＡＭ １９に対する書き込みデータは、デー
タバス（ＤＢＵＳ ）Ｋ出力され、双方向バッファ回路
２６を介してｌ！１Ｉｉｌ＃ ＲＡＭ ７９に与えられ
る。また、画像ＲＡＭ１９に対する誉き込み先を指定す
るアドレススイッチ、アドレスバス（ＡＢＵＳ）、’ア
ドレススイッチ１８７！ｉ−介して与えられる。従って
、このときは、双方向バッファ回路２６、アドレススイ
ッチ１８は、非表示期間と表示期間（水平方向２５６ド
、ト、垂直方向２０４ライン）を区別するタイミング信
号Ｔ２によって制御されている。
あり、次のデータ省き込み処理について説明する。マイ
クログロセ、す（ＭＰＵ ） ２２、リードオンリーメ
モリ（ＲＯＭ ） ２３ 、ランダムアクセスメモリ（
ＲＡＭ ） ２４ 、チッグセレクタ２５、双方向パ、
ファ回路２６等は、ｒ−夕書き込み時に主要な動作を得
る。画像ＲＡＭ １９に対する書き込みデータは、デー
タバス（ＤＢＵＳ ）Ｋ出力され、双方向バッファ回路
２６を介してｌ！１Ｉｉｌ＃ ＲＡＭ ７９に与えられ
る。また、画像ＲＡＭ１９に対する誉き込み先を指定す
るアドレススイッチ、アドレスバス（ＡＢＵＳ）、’ア
ドレススイッチ１８７！ｉ−介して与えられる。従って
、このときは、双方向バッファ回路２６、アドレススイ
ッチ１８は、非表示期間と表示期間（水平方向２５６ド
、ト、垂直方向２０４ライン）を区別するタイミング信
号Ｔ２によって制御されている。
横２５６ドツト、縦２０４ラインの画面全体を制御する
場合には、上述した従来の回路構成で充分である。しか
し表示画面をいくつかに分割した処理を行ないたい場合
（例えば、さし替画面、部分的な縦スクロール等）、表
示したい画面上の位置に対応する画像ＲＡＭの内容を、
あらかじめ作業ＲＡＭに格納している内容に書き換える
必要がある。さらに、この場合、元の画面情報も保存し
ておく場合には、部分的に書き換えると同時に１元の画
面情報を作業ＲＡＭの空き領域に移して格納する必要が
ある。さらに−また、全体画面の一部を部分的に縦スク
ロールさせる場合には、スクロール指定領域のデータを
非表示期間に、（領域のワード×ライン）分を１うイン
づつずらすようにデータ嘆き換え処理を行なわなければ
ならない。上記のように、いずれの場合も、分割された
画像ＲＡＭの内容をすべて惇き換えるデータ処理が必要
であり、多数の画面に分割された画像表示を行なう場合
、データ処理時間が不足するという間：屓がある。
場合には、上述した従来の回路構成で充分である。しか
し表示画面をいくつかに分割した処理を行ないたい場合
（例えば、さし替画面、部分的な縦スクロール等）、表
示したい画面上の位置に対応する画像ＲＡＭの内容を、
あらかじめ作業ＲＡＭに格納している内容に書き換える
必要がある。さらに、この場合、元の画面情報も保存し
ておく場合には、部分的に書き換えると同時に１元の画
面情報を作業ＲＡＭの空き領域に移して格納する必要が
ある。さらに−また、全体画面の一部を部分的に縦スク
ロールさせる場合には、スクロール指定領域のデータを
非表示期間に、（領域のワード×ライン）分を１うイン
づつずらすようにデータ嘆き換え処理を行なわなければ
ならない。上記のように、いずれの場合も、分割された
画像ＲＡＭの内容をすべて惇き換えるデータ処理が必要
であり、多数の画面に分割された画像表示を行なう場合
、データ処理時間が不足するという間：屓がある。
この発明は上記の事情に鑑与てなされたもので、表示画
面を分割したように画像表示する、いわゆる多雨？ｉｎ
表示を行なう際のデータ処理速度を向上し得る表示制御
回路を提供することを目的とする。
面を分割したように画像表示する、いわゆる多雨？ｉｎ
表示を行なう際のデータ処理速度を向上し得る表示制御
回路を提供することを目的とする。
この発明では、第３図に示すように、ラインアドレス変
換ＲＡＭ Ｊ Ｅを設けて、画像ＲＡＭ １９の読み出
しラインアドレスを自由に切シか見られるようにする。
換ＲＡＭ Ｊ Ｅを設けて、画像ＲＡＭ １９の読み出
しラインアドレスを自由に切シか見られるようにする。
次に、ラインアドレスの切りかえタイミング情報を単に
ラインカウンタ１５から得るのみならず、水平走査位置
情報をも読み出しタイミング情報とするマツピングＲＡ
Ｍ３６を設けて、このマツピングＲＡＭ Ｊ ６からの
修正データによって前記ラインアト変換ＲＡＭ３３の入
力データが修正を受けられるようにしている。これによ
って、自由度の高い多画面における表示効果（部分スク
ロール、部分さしかえ、画像組立て）が高速で得られる
ようにしたものである。
ラインカウンタ１５から得るのみならず、水平走査位置
情報をも読み出しタイミング情報とするマツピングＲＡ
Ｍ３６を設けて、このマツピングＲＡＭ Ｊ ６からの
修正データによって前記ラインアト変換ＲＡＭ３３の入
力データが修正を受けられるようにしている。これによ
って、自由度の高い多画面における表示効果（部分スク
ロール、部分さしかえ、画像組立て）が高速で得られる
ようにしたものである。
以下この発明の実施例を図面を参照して説明する。
第３図はこの発明の一実施例であり、第１図の回路と同
一部分は同一符号を付して説明する。
一部分は同一符号を付して説明する。
この発明では、画像ＲＡＭ １９のデータを読み出す場
合、そのラインアドレスを、予じめ設定した順序に従っ
て切換えて指定し、多画面データを読み出すことができ
るものである。多画面を形成するだめの単位！ロック画
面としては、最小単位として、本実施例では、４ドツト
×４ラインが割当てられる。したがって、全画面領域は
２５６ドツト×２０４ラインであるから、６４Ｘ５１
＝３２６４プロ、りを設定することができる。
合、そのラインアドレスを、予じめ設定した順序に従っ
て切換えて指定し、多画面データを読み出すことができ
るものである。多画面を形成するだめの単位！ロック画
面としては、最小単位として、本実施例では、４ドツト
×４ラインが割当てられる。したがって、全画面領域は
２５６ドツト×２０４ラインであるから、６４Ｘ５１
＝３２６４プロ、りを設定することができる。
次に、各単位ブロックの領域をアドレス指定するのに、
４ビツトを設定する。これは、全体画面を１６分割する
のに相当する情報である。
４ビツトを設定する。これは、全体画面を１６分割する
のに相当する情報である。
上記４ビツトのアドレス変換情報は、マツピングＲＡＭ
３６に記憶されており、このマツピングＲＡＭ ３６
から読み出されたデータは、合成回路３ノでラインカウ
ンタ１５のデータと合成され、１２ビツトの変換情報と
なシ、アドレススイッチ３２を介してラインアドレス変
換ＲＡＭ３３に与えられる。ラインアドレス変換■３３
は、１２ビ、トの変換情報に基づいて、ラインアドレス
データ（８ビツト）を出力し、このデータは合成回路１
７、アドレススイッチ１８を介して画像ＲＡＭ １９の
アドレス指定端子に与えられる。マツピングＲＡＭ ３
６の読み出しアドレスは、ワードカウンタ１３とライン
カウンタ１５の出力が合成回路３４、アドレススイッチ
３５を介して入力することにより指定されるもので、こ
の読み出し順序は、走査ラインに同期して順序が決まっ
ている。
３６に記憶されており、このマツピングＲＡＭ ３６
から読み出されたデータは、合成回路３ノでラインカウ
ンタ１５のデータと合成され、１２ビツトの変換情報と
なシ、アドレススイッチ３２を介してラインアドレス変
換ＲＡＭ３３に与えられる。ラインアドレス変換■３３
は、１２ビ、トの変換情報に基づいて、ラインアドレス
データ（８ビツト）を出力し、このデータは合成回路１
７、アドレススイッチ１８を介して画像ＲＡＭ １９の
アドレス指定端子に与えられる。マツピングＲＡＭ ３
６の読み出しアドレスは、ワードカウンタ１３とライン
カウンタ１５の出力が合成回路３４、アドレススイッチ
３５を介して入力することにより指定されるもので、こ
の読み出し順序は、走査ラインに同期して順序が決まっ
ている。
即ち、本発明の回路は、従来のものに比べて、合成回路
３１、アドレススイッチ３２、ラインアドレス変換ＲＡ
Ｍ ３３ 、合成回路３４、アドレススイッチ３５、マ
ツピングＲＡＭ ３６ 、双方向バッファ回路３７．３
８が増設されている。
３１、アドレススイッチ３２、ラインアドレス変換ＲＡ
Ｍ ３３ 、合成回路３４、アドレススイッチ３５、マ
ツピングＲＡＭ ３６ 、双方向バッファ回路３７．３
８が増設されている。
そして、合成回路１７に入力する横方向のアドレスデー
タとしては、ワードカランタノ３の出力が入力されるが
、縦方向のアドレスデータとしては、ラインカウンタＩ
５の出力が、合成回路３ノで修正され、アドレススイッ
チ３２を介してラインアドレス変換ＲＡＭ ３ Ｊに入
力され、ここで変換されたのち、合成回路１７に入力す
る。修正データは、マツピングＲＡＭ ３６からの４ビ
ツトのデータである。このマツピングＲＡＭ３６のデー
タは、ワードカウンタ１３とラインカウンタ１５の各６
ビツトのデータが合成器３４で合成され、アドレススイ
ッチ３５を介してアドレス指定することによって読み出
されている。
タとしては、ワードカランタノ３の出力が入力されるが
、縦方向のアドレスデータとしては、ラインカウンタＩ
５の出力が、合成回路３ノで修正され、アドレススイッ
チ３２を介してラインアドレス変換ＲＡＭ ３ Ｊに入
力され、ここで変換されたのち、合成回路１７に入力す
る。修正データは、マツピングＲＡＭ ３６からの４ビ
ツトのデータである。このマツピングＲＡＭ３６のデー
タは、ワードカウンタ１３とラインカウンタ１５の各６
ビツトのデータが合成器３４で合成され、アドレススイ
ッチ３５を介してアドレス指定することによって読み出
されている。
双方向バッファ回路３７は、ラインアドレス変）Ｊ Ｒ
ＡＭ ３３ Ｋ 、マイクログロセッザ２２側からアド
レスデータを書き込む際にデータ路を形成する回路であ
る。また、双方向バッファ回路３８Ｆｉ、マツピングＲ
ＡＭ ３６にマイクログロセ７す２２側から修正ｒ−夕
を甜き込む際にデータ路を形成する回路である。マイク
ａグロセッサ２２側からのデータがラインアドレス変換
ＲＡＭ Ｊ ３ 、マツピングＲＡＭ ３６に書き込ま
れる場合には、アドレススイッチ３２．３５は、それぞ
れ、マイクログロセッサ側からのアドレスデータを選択
して各対応するＲＡＭへ入力する。
ＡＭ ３３ Ｋ 、マイクログロセッザ２２側からアド
レスデータを書き込む際にデータ路を形成する回路であ
る。また、双方向バッファ回路３８Ｆｉ、マツピングＲ
ＡＭ ３６にマイクログロセ７す２２側から修正ｒ−夕
を甜き込む際にデータ路を形成する回路である。マイク
ａグロセッサ２２側からのデータがラインアドレス変換
ＲＡＭ Ｊ ３ 、マツピングＲＡＭ ３６に書き込ま
れる場合には、アドレススイッチ３２．３５は、それぞ
れ、マイクログロセッサ側からのアドレスデータを選択
して各対応するＲＡＭへ入力する。
この発明の表示制御回路は上記の如く構成され、基本的
な動作は第１図のものと同じであるが、本回路には、多
画面、スクロール表示等を得るのに、１面像ＲＡＭ １
９の読み出しラインを自由に変更設定できる機能が設け
られている。
な動作は第１図のものと同じであるが、本回路には、多
画面、スクロール表示等を得るのに、１面像ＲＡＭ １
９の読み出しラインを自由に変更設定できる機能が設け
られている。
今、例えば、第４図（、）に示すように、画像Ａ。
Ｉｋ 、 Ｃ、Ｄのデータが画像ＲＡＭ １９に記憶さ
れているものとする。これを通常の方法で読み出せば、
第４図（ｂ）に示すように４画面が縦方向に表示される
ことになる。次に画＄Ａ 、 Ｃの半分Ａ７ 、ＣＩを
縦方向、画像Ｂの半分Ｂ１ 、Ｂ２を縦方向に並らべて
表示するものとすれば、うインＡｎｌを７水平期間（Ｈ
）読み出したときに、ラインＢｎ７を次の７水平期間（
Ｈ）読み出し、次１ にライフＡｎ２をΣｆ（、ラインＢｎｌをΣＨというふ
うに交互に切換えられるように、マツピングＲＡＭ Ｓ
６に修正データを記憶しておけば良い。
れているものとする。これを通常の方法で読み出せば、
第４図（ｂ）に示すように４画面が縦方向に表示される
ことになる。次に画＄Ａ 、 Ｃの半分Ａ７ 、ＣＩを
縦方向、画像Ｂの半分Ｂ１ 、Ｂ２を縦方向に並らべて
表示するものとすれば、うインＡｎｌを７水平期間（Ｈ
）読み出したときに、ラインＢｎ７を次の７水平期間（
Ｈ）読み出し、次１ にライフＡｎ２をΣｆ（、ラインＢｎｌをΣＨというふ
うに交互に切換えられるように、マツピングＲＡＭ Ｓ
６に修正データを記憶しておけば良い。
そして、画像ｋ１．ＢＩの組み合わせが終ると、■
ラインＣｎｌを７Ｈ読み出して、再びラインＢｎ７に戻
シ、Ｔ Ｉ読み出し、次にまた、ラインＣｎ２を７Ｈ読
み出して、ラインＢｎ２に戻る。このようなライン切換
えを得るようにすれば、画像の組み合わせを自由に得る
ことができる。
シ、Ｔ Ｉ読み出し、次にまた、ラインＣｎ２を７Ｈ読
み出して、ラインＢｎ２に戻る。このようなライン切換
えを得るようにすれば、画像の組み合わせを自由に得る
ことができる。
さらに、画像ＲＡＭ Ｉ ９には、バッファ領域１９１
が第４図に示すように存在するが、この領域は、画面の
一部を部分的にスクロールさせる場合、有効に利用でき
る。例えば、第４図（ｂ）の画面Ｂの部分を縦スクロー
ルさせようとすれに、バッファ領域１９１に新しいライ
ンデータを書き込み、画像Ｂのデータ読み出しのときは
、ラインＢｙＩ２から開始して、最下位ラインのときは
、書き込んだ新しいライ／データのラインＦｎｌに移れ
ば良い。次に、今度は画像Ｂのラインｔ３ｎ３から読み
出しを開始し、画像エリアの不足分を新しいラインデー
タのあるラインＦｎ１．Ｆｎ２から読み出し、このよ５
なライン指定を繰シ返えせは良い。さらに、画面をさし
替える場合には、通常ならば画像Ｂのデータを読み出す
タイミングのときに、ラインを変更して、画像りのデー
タを読み出すようにライン変更すれば、画像Ｂのデータ
を残したまま画面のさし替えを得る。
が第４図に示すように存在するが、この領域は、画面の
一部を部分的にスクロールさせる場合、有効に利用でき
る。例えば、第４図（ｂ）の画面Ｂの部分を縦スクロー
ルさせようとすれに、バッファ領域１９１に新しいライ
ンデータを書き込み、画像Ｂのデータ読み出しのときは
、ラインＢｙＩ２から開始して、最下位ラインのときは
、書き込んだ新しいライ／データのラインＦｎｌに移れ
ば良い。次に、今度は画像Ｂのラインｔ３ｎ３から読み
出しを開始し、画像エリアの不足分を新しいラインデー
タのあるラインＦｎ１．Ｆｎ２から読み出し、このよ５
なライン指定を繰シ返えせは良い。さらに、画面をさし
替える場合には、通常ならば画像Ｂのデータを読み出す
タイミングのときに、ラインを変更して、画像りのデー
タを読み出すようにライン変更すれば、画像Ｂのデータ
を残したまま画面のさし替えを得る。
また、例えば画面Ａを消去して表示したい場合ｕｚバｙ
７ア領域１９１の１ライン分のデータ（無記録又はオー
ル１を画面への区間繰り返して読み出すように指定すれ
ば良い。
７ア領域１９１の１ライン分のデータ（無記録又はオー
ル１を画面への区間繰り返して読み出すように指定すれ
ば良い。
上記したこの発明によれば、まず、ラインアドレス変換
ＲＡＭ ３３を設けることによって、画像ＲＡＭ １９
のデータを直接、書き換えたりする必要を無くし、ライ
ンアドレスデータの切りかえ変更によって、高速で部分
スクロール等の表示効果を得ることができる。
ＲＡＭ ３３を設けることによって、画像ＲＡＭ １９
のデータを直接、書き換えたりする必要を無くし、ライ
ンアドレスデータの切りかえ変更によって、高速で部分
スクロール等の表示効果を得ることができる。
更に、この発明によれば、ラインアドレス変換ＲＡＭ
Ｊ ｊに、単にラインカウンタ１５からラインアドレス
情報を入力するだけではない。つまり、マツピングＲＡ
Ｍ ３６から、修正データを読み出し、これとラインカ
ウンタ１５の出力データを合成し、その合成データをラ
インアドレス変換ＲＡＭ ３３に入力している。しかも
、マ。
Ｊ ｊに、単にラインカウンタ１５からラインアドレス
情報を入力するだけではない。つまり、マツピングＲＡ
Ｍ ３６から、修正データを読み出し、これとラインカ
ウンタ１５の出力データを合成し、その合成データをラ
インアドレス変換ＲＡＭ ３３に入力している。しかも
、マ。
ビンｆ ＲＡＭ Ｊ ６の修正データは、ワードカウン
タ１３、ラインカウンタ１５の出力に基づいて読み出さ
れる。このことは、ラインアドレスを変更する場合、単
に水平走査の開始時点で変更できるのみならず、水平走
査の途中であっても読み出しラインをｔ／ｌ、りかえ得
るように、水平位置情報をも与えられることを意味する
。この結果、分割画面の位置変更、組み合わせ、部分消
去、さしかえなどの多くの表示効果を短時間の処理で容
易に得られるという効果を発揮し、多画面表示装置には
極めて有利となるものである。
タ１３、ラインカウンタ１５の出力に基づいて読み出さ
れる。このことは、ラインアドレスを変更する場合、単
に水平走査の開始時点で変更できるのみならず、水平走
査の途中であっても読み出しラインをｔ／ｌ、りかえ得
るように、水平位置情報をも与えられることを意味する
。この結果、分割画面の位置変更、組み合わせ、部分消
去、さしかえなどの多くの表示効果を短時間の処理で容
易に得られるという効果を発揮し、多画面表示装置には
極めて有利となるものである。
マタ、マツピングｌζＡＭ３６のビット数を増やせば、
分割ブロック数も多くなり、さらに加えて画１８ ＲＡ
Ｍ １９のバッファ領域を増やせば、より自由度の高い
画面組立てを行なうことができる０
分割ブロック数も多くなり、さらに加えて画１８ ＲＡ
Ｍ １９のバッファ領域を増やせば、より自由度の高い
画面組立てを行なうことができる０
第１図は、従来の表示制御回路を示すプロッタ図、第２
図は第１図の回路の動作波形図、第３図はこの発明の一
実施例を示すブロック図、第４図はこの発明表示制御回
路の表示制御動作の一例を説明するのに示した説明図で
ある。 １３・・ワードカウンタ、１５・・・ラインカウンタ、
１ｇ、３２．３５・・アドレススイッチ、１９・・画像
ＲＡＭ、３Ｊ、３（・・・合成回路、３３・・・ライン
アトＶス変換ＲＡＭ、３６・・・マツピングＲＡＭ。
図は第１図の回路の動作波形図、第３図はこの発明の一
実施例を示すブロック図、第４図はこの発明表示制御回
路の表示制御動作の一例を説明するのに示した説明図で
ある。 １３・・ワードカウンタ、１５・・・ラインカウンタ、
１ｇ、３２．３５・・アドレススイッチ、１９・・画像
ＲＡＭ、３Ｊ、３（・・・合成回路、３３・・・ライン
アトＶス変換ＲＡＭ、３６・・・マツピングＲＡＭ。
Claims (1)
- 【特許請求の範囲】 表示装置ｔ Ｋ−４’ターンデータを表示させるためＫ
そのデジタルパターンデータを書き込み又は読み出しで
きる画像メモリと、この画像メモリのデータ読み出しに
際し、水平方向アドレスデータを出力するワードカウン
タと、垂直方向のラインのアドレスデータを出力するラ
インアドレス発生手段とを有した表示制御回路において
、前記ラインアドレス発生手段は、前記ワードカウンタ
の出力に基づいて前記表示装置の前記ライン数ｔ−計数
するラインカウンタと、入力データを変換して前記ライ
ンのアドレスデータを出力するアドレス変換メモリと、
前記ラインカウンタの出力と修正データを合成して前記
アドレス変換メモリに与える前記入力データを作る合成
回路と、 前記修正データを読み出し書き込み可能でろつて、前記
修正データによるラインアドレス変更が前記画像メモリ
の全体領域を複数に分割するように記憶されたマツピン
グメモリと、前記マツピングメモリの前記修正データを
前記ワードカラ／り及びラインカウンタの出力に基づい
て読み出す手段とを具備したことを特徴とする表示制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061349A JPS60205490A (ja) | 1984-03-29 | 1984-03-29 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061349A JPS60205490A (ja) | 1984-03-29 | 1984-03-29 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205490A true JPS60205490A (ja) | 1985-10-17 |
Family
ID=13168569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59061349A Pending JPS60205490A (ja) | 1984-03-29 | 1984-03-29 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003409A1 (fr) * | 1985-11-28 | 1987-06-04 | Fanuc Ltd | Procede d'affichage d'images multifenetre |
-
1984
- 1984-03-29 JP JP59061349A patent/JPS60205490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003409A1 (fr) * | 1985-11-28 | 1987-06-04 | Fanuc Ltd | Procede d'affichage d'images multifenetre |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4356482A (en) | Image pattern control system | |
| JPS592905B2 (ja) | デイスプレイ装置 | |
| JPS5948393B2 (ja) | デイスプレイ装置 | |
| JPH0443593B2 (ja) | ||
| JPS63169687A (ja) | 表示装置 | |
| JPS60205490A (ja) | 表示制御回路 | |
| JPS5913741B2 (ja) | デイスプレイ装置 | |
| JP2599412B2 (ja) | 液晶表示装置 | |
| JPH0315196B2 (ja) | ||
| JP3593715B2 (ja) | 映像表示装置 | |
| KR0151094B1 (ko) | 액정문자의 깜박거림을 컨트롤하는 집적회로 | |
| GB2257599A (en) | Image data recording and displaying circuit | |
| JPS6142683A (ja) | Ｃｒｔ表示装置 | |
| JPS60144790A (ja) | グラフイツクデイスプレイ装置 | |
| JP2597983B2 (ja) | 複数画面テレビ受像機 | |
| JP2740579B2 (ja) | 表示制御装置 | |
| SU1439671A1 (ru) | Устройство дл отображени информации на экране телевизионного индикатора | |
| JPH028316B2 (ja) | ||
| JPS5928916B2 (ja) | 陰極線管デイスプレイ装置の格子状パタ−ン発生装置 | |
| JPS6219897A (ja) | Ｃｒｔコントロ−ラによる液晶デイスプレイの制御方式 | |
| SU1488873A1 (ru) | Устройство для отображения информации на экране телевизионного индикатора | |
| JPH043874B2 (ja) | ||
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| JPS58102982A (ja) | 画像表示装置 | |
| JPH04366995A (ja) | 映像表示装置 |