JPS60205648A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、入出力制御装置、特に、主記憶装置に接続さ
れかつチャネルＤ　Ａ　’ｆ　（Ｄｙｎａｍｉｃ　Ａｄ
ｄｒ−ｅｓｓ　Ｔｒａｎｓｒａｔｉｏｎ　）機能を有す
るベージング方式のコンピュータシステムにおけるマイ
クロプログラム制御方式の入出力制御装置に関する。

仮想記憶方式のコンビエータシステムにおいては、ペー
ジング方式が採用されることが多い。ベージングの原理
は、周知のように、仮想空間および主記憶の両方を一定
の大きさに区切シ（その単位をそれぞれページおよびブ
ロックという）、プログラムをページ単位に主記憶の任
意のブロックにロードしながらプログラムの実行を行な
うものである。

ベージング方式では、ページが主記憶の任意のブロック
に離散してロードされるため、ページ単位に論理アドレ
スから実アドレスへの変換を行なう必要がち仝。アドレ
ス変換は、中央処理装置において行なう方式の他に、中
央処理装置の負担を軽減するため、入出力制御装置で行
なうようにした（チャネルＤＡ’ｌ’）方式がある。

（従来技術） 従来のこの種の入出力制御装置は、転送すべきナータの
主記憶装置上や実アドレスを保持するためのレジスタ手
段と、データ転送単位ごとにそのバイト数を計数し該計
数結果が予め定めたページサイズを超過したときにキャ
リー信号を発生する計数手段と、該キャリー信号に応答
して々イクロプログラム制御部に割シ込む割込手段とを
備え、マイクロプログラム制御部はこの割込に応じて次
ページの開始実アドレスをめ前記レジスタ手段に書き込
んでデータ転送を再開するようにしている。

このような従来構成においては、データ転送中のページ
切れが発生してから次ページの開始実アドレスをめてい
るが、これには多大の時間を必要とするため、その間は
主記憶装置と入出力制御装置との間のデータ転送を中断
しなければならず。

オーバーランが発生する確率が高くなるという欠点があ
る。

次ページの開始実アドレスをめるのに要する時間は、高
速バッファメモリを設けた、周知のアドレス変換バッフ
ァ方式を採用すれば短縮することができるが、当然なが
らハードウェアの大幅増を招くことになる。

（発明の目的） 本発明の目的は、僅少なハードウェアの追加によって、
データ転送にオーバーランの発生確率を低くした入出力
制御装置を提供することにある。

（発明の構成） 本発明の装置は、主記憶装置に接続されかつチャネルＤ
ＡＴ機能を有するマイクロプログラム制御方式の入出力
制御装置において。

前記主記憶装置との間で転送されるデータの前記主記憶
装置における実アドレスを保持するための第１７９１２
手段と。

データ転送中のページの次のページの開始実アドレスを
保持するだめの第２レジスタ手段と。

転送されるデータの実アドレスを計数し該計数結果が予
め定めたページサイズを超過したときにキャリー信号を
発生する計数手段と、 前記計数結果を前記第１７９１２手段に書き込む第１書
込手段と。

前記キャリー信号に応答してマイクロプログラム制御部
に割シ込む割込手段と。

前記キャリー信号に応答して前記第２レジスタ手段の内
容を前記第１７９１２手段に書き込む第２書込手段と、 とを設け、前記マイクロプログラム制御部は前記割込に
応じて、データ転送され尽したページの次次ページの開
始実アドレスをめ前記第２レジスタ手段に書き込むよう
にしたことを特徴とする。

（実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の一実施例を示すシステム構成図であシ
、主記憶ＭＭＵと、入出力制御装置１１Ｏｃと、４つの
ポートＰＴＩ、ＰＴ２．ＰＴ３およびＰＴ４とで構成さ
れている。各ポートＰＴ１〜ＰＴ４には、磁気ディスク
装置等の入出力装置（図示せず）が接続され、入出力制
御装置ＩＯＣの制御によって、主記憶ＭＭＵとの間でデ
ータ転送を行なうことができる。

本システムには仮想記憶方式が採用されておシ、論理ア
ドレス空間はページに、そして主記憶の実アドレス空間
はブロックにそれぞれ区切られている。データ転送時に
おける、論理アドレスから実アドレスへのアドレス変換
は、入出力制御装置ＩＯＣに設けられたチャネルＤＡＴ
機能によって行なわれる。

第２図は、第１図に示した入出力制御装置ＩＯＣの詳細
ブロック図を示し、主記憶インタフェース制御部ＭＩＣ
と、マイクロプログラム格納部ＭｐＭと、マイクロプロ
グラム制御部ＭｐＣと、データ転送制御部ＤＴＣと、ボ
ート制御共通部ＰＣＣとから構成されている。

マイクロプログラム制御部ＭＰＣは、マイクロプログラ
ム格納部ＭｐＭに格納されているマイクロプログラムを
実行しながら、入出力制御装置ＩＯＣ全体を制御する。

データ転送制御部ＤＴＣは、後で詳述するように、マイ
クロプログラム制御部ＭｐＣの制御のもとにデータ転送
に関する直接の制御を行ない、ボート制御共通部ＰＣＣ
は、４つのボー）ＰＴＩ〜ＰＴ４に共通するデータ転送
上の制御を行なう。また、主記憶インタフェース制御部
ＭＩＣは、マイクロプログラム制御部ＭｐＣとデータ転
送制御部ＤＴＣのそれぞれを主記憶ＭＭＵをアクセスす
るための制御を行なう。

第３図は、第２図に示したデータ転送制御部ＤＴＣの詳
細ブロック図を示し、第ルジスタＲＧＩと、第２レジス
タＲＧ２と、カウントレジスタＣＴＲと、３つの切替器
ＭＸＩ、ＭＸ２およびＭＸ３と、アドレス計数部ＡＤＫ
と、カウント計数部ＣＴＫと、ページ越検出部ＰＤＴと
、制御回路ＣＯＮと、アドレスカウンタＡＤＣと、カウ
ントバッファＣ’Ｉ’Ｂと、入力バッファＩＮＢと、出
力バッファＯ’ｌ’Ｂと、インバータ回路ＩＮＶとから
構成されている。

チャネルプログラムのデータ転送命令に基づいて実行さ
れるデータ転送は、主記憶ＭＭＵの語単位（データ転送
単位と称する）に、繰シ返される。

第ルジスタＲＧＩは、データ転送単位の開始実アドレス
を保持するだめのレジスタであり、その出力は主記憶イ
ンタフェース制御部ＭＩＣと。

アドレスカウンタＡＤＣと、制御回路ＣＯＮに供給され
ている。

アドレス計数部ＡＤＫは、アドレスカウンタＡＤＣ（バ
ッファとして機能する）と、制御回路ＣＯＮからのデー
タ転送実行バイト数Ｂ’ｌ’Ｙおよび加減算指定信号Ｐ
ＮＳとから１次のデータ転送□単位の開始実アドレスを
計数してめ、第２レジスタを更新するため切替器ＭＸ１
に供給する。また、計数結果が予め定めた値（ページサ
イズを示す）に達すると、ページ越検出部ＰＤＴにキャ
リー信号ＣＡＲを出力する。

カウントレジスタＣ’ｌ’Ｒは、１データ転送命令によ
ってデータ転送されるべき残シのバイト数を保持するた
めのレジスタであシ、その出力はカウントバッファＣ’
ｌ’Ｂを介してカウント計数部ＣＴ　Ｋに供給されてい
る。

カウント計数部ＣＴＫは、カウントバッファＣＴＢから
の残存バイト数と、制御部ＣＯＮから指示されるバイト
数ＢＹＴとの減算を行なって、カウントレジスタＣＴＲ
の更新を行なうため、減算結果を切替器ＭＸ３に供給す
る。

第２レジスタＲＧ２は、データ転送中のページＮの次の
ページＮ±１の開始実アドレスを保持するだめのレジス
タであシ、その出力の全ビットが切替器ＭＸ１に供給さ
れている。第２レジスタ・ＲＧ２が保持するデータのう
ちの最上位ビットは、残りの全ビット（次ページＮ±１
の開始実アドレスを示す）が有効か無効かを示す。この
有効性ビットは、ページ越検出部ＰＤＴと、インバータ
回路ＩＮＶ経由で第２切替器ＭＸ２に供給されている。

ページ越検出部ＰＤＴは、アドレス計数部ＡＤＫからの
キャリー信号ＣＡＲに応答して、マイクロプログラム制
御部ＭｐＣに割込信号ＩＮＲを出力するとともに、切替
器ＭＸ１とＭＸ２が該割込信号に応答して受け入れたそ
れぞれ第２レジスタＲＧ２とインバータ回路ＩＮＶの各
出力をそれぞれ第ルジスタＲＧＩと第２レジスタＲＧ２
の有効性ビット位置とに書き込ませるための書込信号Ｗ
Ｔ１を出力する。また、ページ越検出部ＰＤＴは、第２
レジスタＲＧ２の有効性ビットが無効表示をしていると
、ボート制御共通部ｐＣＣに対して、データ転送の中断
を指示する。

制御回路ＣＯＮには、ポートＰＴＩ〜ＰＴ４の各制御部
（図示せず）から、データ転送単位のノ（イト数、アド
レス変化情報・り（アドレスのインクリメントとデクリ
メントの別）および読出／書込制御情報がポート制御共
通部ＰＣＣを介して入力し、第ルジスタＲＧＩからはデ
ータ転送中のデータ転送単位の開始実アドレスが入力し
ている。

制御回路ＣＯＮは、上記のデータ転送単位ノくイト数と
アドレス変化情報とデータ転送単位開始実アドレスとか
ら、データ転送実行バイト数ＢＹＴを決定し、アドレス
計数部ＡＤＫとカウント計数部ＣＴＫとに通知する。こ
のデータ転送実行ノ（イト数ＢＹＴは、最初と最後のデ
ータ転送単位においては、データ転送単位バイト数と一
致しないことがある。

制御回路ＣＯＮは、また、データ転送単位ごとに第ルジ
スタＲＧ１とカウントレジスタＣ’ｌ’Ｒを更新するた
め、書込信号ＷＲＴを出力し、それぞれ切替器ＭＸＩと
ＭＸ３が、それぞれアドレス計数部ＡＤＫとカウント計
数部ＣＴＫの各出力を受け入れるように動作させるか切
替信号ＭＸＸを□出力でき、アドレス変化情報に基づい
て加減算指示信号ＰＮＳをアドレス計数部とページ越検
出部ＰＤＴとに予め出力しておく。

切替器ＭＸＩは割込信号ＩＮＲが発生していない間は、
切替信号Ｍ、ＸＸに応答して、マイクロプログラム制御
部ＭｐＣからのデータ転送開始実アドレスかアドレス計
数部ＡＤＫの出力かを受け入れるようになっているが、
割込信号ＩＮＲが発生すると第２し夛スタＲＧ２の出力
を受け入れるように切シ替わる。

切替器ＭＸ２は、割込信号ＩＮＲが発生していない間は
マイクロプログラム制御部ＭｐＣからの次ページのデー
タ転送開始実アドレスに付随した有効性ビットを受け入
れることができるようになっているが、割込信号ＩＮＲ
が発生するとインバータ回路ＩＮＶの出力を蛍は入れる
ように切り替わる。

また、切替器ＭＸ３は、切替信号ＭＸＸに応答して、マ
イクロプログラム制御部ＭＰＣからのデータ転送バイト
数とカウント計数部ＣＴＫの出力とを受け入れるように
切シ替わる。

なお、制御回路ＣＯＮは°前記以外に、主記憶インタフ
ェース制御部ＭＩＣとの間で、読出／蓑込指示信号の送
出と、データ転送単位にデータ転送の要求およびその応
答のための信号授受とを行ない、また人力バッファＩＮ
Ｂと出力バッファＯＴＢは、それぞれ主記憶への書込時
と主記憶からの読出時のデータをバッファリングする。

さて、データ転送を実行するときには、先ず、マイクロ
プログラム制御部ＭｐＣか、当面ボートの制御部にデー
タ転送対象の入出力装置におけるアドレスとアドレス変
化情報と読出／書込’Ａｉす御ＩＶ！１報を送出しくそ
のルートは図示せず）、マた、データ転送開始実アドレ
スとデータ転送バイト数をそれぞれ切替器ＭＸ１とＭＸ
３に出力する。

ポート制御部は、上記諸情報に基づいて当該入出力装置
を起動させるとともに、ポート制御共通部ｐＣＣを介し
て、＊ｊｌＪ＃回路ＣＯＮに対して前述したような諸情
報を出力する。制御回路ＣＯＮはこの諸情報に基づき、
主記憶インタフェース制御部ＭＩＣを介して主記憶を起
動する。

このときには、切替信号ＭＸＸは出力していないため、
切替器ＭＸ１とＭＸ３は、マイクロプログラム制御部Ｍ
ＰＣからのそれぞれデータ転送開始実アドレスとデータ
転送バイト数を受け入れ、マイクロプログラム制御部Ｍ
ｐＣがらの書込指示（図示せず）によって、それぞれ第
ルジスタＲＧＩとカウントレジスタＣＴＲに省き込む。

第ルジスタＲＧ１に書き込まれたデータ転送開始実アド
レスは、主記憶インタフェース制御部ＭＩＣを介して主
記憶に伝わる。

また、データ転送のまえに第２レジスタＲＧ２には切替
器ＭＸ２を介してマイクロプログラム制御部ＭｐＣから
次のページＮ±１のデータ転送開始実アドレスが有効性
ビットとともに書き込まれる。第２レジスタＲＧ２に書
き込まれた次ページＮ±１のデータ転送開始実アドレス
に付随する有効性ビットがＳＪ“のときには、アドレス
変換が失敗だったため、第２レジスタＲＧ２の内容は無
効視される。この結果によって、ページ検出部ＰＤＴは
ポート制御共通部ＰＣＣにデータ転送を中断させるだめ
の信号を出力する。

以上のようにして、主記憶、主記憶インタフェース制御
部ＭＩＣ，出力バッファＯ’ｌ’Ｂまたは入カバッファ
ＩＮＢ、ボート制御共通部ｐｃｃ、ポートおよび入出力
装置とを結ぶデータ転送のためのバスが設定され、マイ
クロプログラム制御部ＭｐＣ，制御回路ＣＯＮおよびポ
ート制御部の制御のもとに、データ転送がデータ転送単
位に天性される。

データ転送が実行され始めると、切替信号匝が発生して
切替器ＭＸ１とＭＸ３は、それぞれアドレス計数部ＡＤ
Ｋとカウント計数部ＣＴＫの各出力を受け入れるように
切シ替わる。ボート制御部は、ポートバッファ（図示せ
ず）におけるデータの空き／詰シ状態によって、データ
転送単位の終了を検知し、制御回路ＣＯＮにデータ転送
単位バイト数を通知する。

制御回路ＣＯＮは、とのデータ転送単位バイト数が入力
すると、前述のようにして、データ転送集行バイト数Ｂ
Ｙ’ｌ’をアドレス計数部ＡＤＫとカウント計数部ＣＴ
Ｋとに出力する。アドレス計数部ＡＤＫは、加減算指示
信号ＰＮ８に対応して、アドレスカウンタＡＤＣの出力
とデータ転送実行バイト数ＢＹＴとの加算または減算を
行ない、また、カウント計数部ＣＴＫは、カウントバッ
ファＣ’ｌ’Ｂの出力からデータ転送実行バイト数を減
算する。

これらの演算結果は、それぞれ切替器ＭＸ１とＭＸ３を
介し、書込信号ＷＴ２に応答して、第ルジスタＲＧＩと
カウントレジスタＣＴＲに書き込まれる。第ルジスタＲ
ＧＩの内容は、前述のように、主記憶インタフェース制
御部ＭＩＣを介して主記憶に伝わシ、次のデータ転送単
位の実アドレスとして使用される。カウントレジスタＣ
’ｌ’Ｂの内容は、図示を省略した回路によシゝ１０″
が検出されることによって、データ転送の終了を告げる
ために使用される。

このようにして、データ転送が進行していく間に、マイ
クロプログラム制御部ＭｐＣは、現在、データ転送を行
なっているページＮの次次ページＮ±２のデータ転送開
始実アドレスを、アドレス計数部ＡＤＫがキャリー信号
ＣＡＲを発生するまでにめる。

データ転送の進イ１とともに、アドレス計数部ＡＤＫに
おける演算結果は増数（ｌ加算の場合）まアζは減数（
減算の、啜合）していき、予め定めたページサイズのデ
ータ転送が終了した時点で、特定ビットからの桁上げが
発生する（加′Ｖの場合）か特定ビット〃・らの桁上け
が消える（減算の賜金）。

これがキャリー信号ＣＡＲであ）、ベージ牌検出部ＰＤ
Ｔは、このキャリー信号が入力すると、予め入力してい
る加減算指示信号ＰＮＳに応じて、ページ越を検出し、
割込信号ＩＮＲを発生する。

割込信号ＩＮＲは、切替器ＭＸ１に第２レジスタＲＧ　
２が保持する次ページＮ±１のデータ転送開始実アドレ
スを受け入れさせ、このときの第２レジスタＲＧ　’１
．が保持する有効性ビットの反転ビット（インバータ回
路ＩＮＶによる）を切替器ＭＸ２に選択させる。これら
切替器ＭＸＩとＭＸ２に受け入れられたデータは、ペー
ジ越検出回路１・ＰＤＴが発生する書込信号ＷＴＩに応
答して、それぞれ第ルジスタＲＧＩと第２レジスタＲＧ
２の有効性ビット位置とに魯き込まれる。

このようにして、次ページＮ±１のデータ転送開始実ア
ドレスを遅滞なく第ルジスタＲＧＩにセットし、また、
第２レジスタＲＧ２の内容を一時的に無効化する。第２
レジスタＲＧ２には１次にキャリー信号ＣＡＲが発生す
るときまでにはマイクロプログラム制御部ＭｐＣがめて
いる次次ページ±２のデータ転送開始実アドレスが、割
込信号ＩＮＨの消滅とともに入力することになる。

一方、マイクロプログラム制御部ＭｐＣＦｉ、、割込信
号ＩＮＲが入力すると、上述のようにして第ルジスタＲ
ＧＩにセットされたデータ転送開始実アドレスが属する
ページＮ±１の次次ページＮ±２のデータ転送開始実ア
ドレスを、次のページ越が発生する時点までにマイクロ
プログラムによってめるように動作する。

（発明の効果） 本発明によれば、以上のような構成の採用によって、転
送中のベージＮの次ページＮ±１のデータ転送開始実ア
ドレスをマイクロプログラムによって、先行してめてお
くことができるため、ページ越が発生しても遅滞なくデ
ータ転送を続行でき、僅少なハードウェアの追加のみで
、効率の良いデータ転送を実現可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は第１図の部分詳細
図および第３図は第２図の部分詳細図をそれぞれ示す。 ＭＭＵ・・・・・・主記憶、ＩＯＣ・・・・・・入出力
制御装置、ＰＴＩ、ＰＴ２．ＰＴ３．ＰＴ４・・・・・
・ポート、ＭＩＣ・・・・・・主記憶インタフェース制
御部、ＭＰＭ・・・・・・マイクロプログラム格納部、
ＭＰＣ・・・・・・マイクロプログラム制御部、ＤＴＣ
・・・・・・データ転送制御部、　ｐＣＣ・・・・・・
ボート制御共通部、ＲＧＩ・・・・・・第２レジスタ、
ＲＧ２・川・・第２レジスタ、　Ｃ’ｌ’Ｒ・・・・・
・カウントレジスタ、ＭＸＩ、ＭＸ２．ＭＸ３・・・・
・・切替器、ＡＤＫ・・・・・・アドレス計数部、ＣＴ
Ｋ・・・・・・カウント計数部、ＰＤＴ・・・・・・ペ
ージ越検出部、ＣＯＮ・・・・・・制御回路、ＡＤＣ・
・・・・・アドレスカウンタ、ＣＴＢ・旧・・カウント
バッファ、ＩＮＢ・・・・・・入力バッファ、ＯＴＢ・
・・・・・出力バッファ、ＩＮＶ・・・・・・インバー
タ回路。

Claims (1)

1. 【特許請求の範囲】 主記憶装置に接続されかつチャネルＤＡＴ機能を有する
   マイクロプログラム制御方式の入出力制御装置において
   、 前記主記憶装置との間で転送されるデータの前記主記憶
   装置における実アドレスを保持するための第ルジスタ手
   段と、 データ転送中のページ（ページ番号Ｎ）の次のページ（
   ページ番号Ｎ±１）の開始実アドレスを保持するための
   第２レジスタ手段と、 転送されるデータの実アドレスを計数し該計数結果が予
   め定めたページサイズを超過したときにキヤ！Ｊ−イＨ
   号を発生する計数手段と。 前記計数結果を前記餡ルジスタ手段に書き込む第１書込
   手段と、 前記キャリー信号に応答してマイクロプログラム制御部
   に割シ込む割込手段と。 前記キャリー信号に応答して前記第２レジスタ手段の内
   容を前記第ルジスタ手段に書き込む第２書込手段と。 とを設け、前記マイクロプログラム制御部は前記割込に
   応じて、データ転送され尽したページ（ページ番号Ｎ）
   の次次ページ（ページ番号Ｎ±２）の開始実アドレスを
   め前記第２レジスタ手段に書き込むようにしたことを特
   徴とする入出力制御装置。