JPS6020580A - 絶縁ゲ−ト形半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ソース領域およびドレイン領域がゲート電極
直下のチャンネル領域部分にまで入り込むことのないオ
フセットゲート構造を具備し、しかも、半導体基板表面
上の平坦度が高められ、相互配線層を形感するだめの加
工精度を高めることができる絶縁ゲート形半導体装置の
製造方法に関するものである。

従来例の構成とその問題点 絶縁ゲート形半導体装置、特に、大規模集積回路（ＬＳ
Ｉ）あるいは、さらに集積度を高めた超大規模集積回路
（超ＬＳＩ）の分野では、集積化される絶縁ゲート形ト
ランジスタの微細化が進み、１μｍ程度のチャネル長を
もつものの作り込みをなすだめの取９組みがなされるに
至っている。

チャネル長がこのように短くなってくると、多結晶シリ
コン等の高融点材料で形成したゲート電極をマスクとし
て利用して不純物を選択的にドーピングする自己整合（
セルフアライメント）方式によシ、ソース領域とドレイ
ン領域を形成したとしても、これらの領域のチャネル領
域へのわずかな入り込みが無視できなくなる。このため
、良好な特性を得ることが困難となる。なお、高集積化
にともなって、上記のようにチャネル長を短くする、い
わゆる横方向の微細化が進んではいるものの、この方向
と直交する方向、すなわち、縦方向の微細化と、厚さ方
向あるいは深さ方向の微細化（シャロー化）はそれほど
進んではいない。このため、半導体基板の表面は、起伏
が社げしく、平坦度の低い面状態を呈し、アルミニウム
配線層に断線が生じること、あるいは、エツチングが不
均一になることなどの不都合が生じやすい。

第１図は１周知のＭＯ８大規模集積回路のＭＯ８形トラ
ンジスタ部分を拡大して示した斜視断面図であシ、ｐ形
シリコン基板１０Ｍ０８）ランジスタを作り込む部分の
表面上にゲート酸化膜２を、また、この部分を包囲する
表面にフィールド酸化膜３を形成し、さらに、ゲート酸
化膜上に多結晶シリコンのゲート電極４を形成したのち
、ゲート電極４０両側に位置するゲート酸化膜を除き、
ゲート電極４をマスクにして不純物をドーピングするこ
とによってｎ形のソース領域５とドレイン領域６とを形
成し、こののち１表面全域を層間絶縁膜７で覆い。さら
に、コンタクト窓を穿け、ゲート電極４．ソース領域６
およびドレイン領域６にオーミック接続するアルミニウ
ム配線層８，９および１０を形成した構成となっている
。この構造のＭＯ３形トランジスタでは、非自己整合方
式によるものよりも改善されてはいるものの、図示する
ように、ソースならびにドレイン領域がゲート電極直下
のチャネル領域１１の中にΔμだけ入シ込む。したがっ
て、チャネル長を短くする方向で微細化をはかると、上
記の入り込み長さの総和２Δ２　が無視できなくなり、
トランジスタ特性の損われる不都合が生じる。また、ゲ
ート電極４が一層の構造であるため、ゲート電極層くタ
ーンを形成すると、その厚み分の段差をもつ段部が形成
されるところとなり、このゲート電極と交差し、かつ、
これをこえて延びるアルミニウム配線層（図示せず）を
形成した場合には、この段部において厚みが小さくなり
、配線抵抗が増すこと、あるいは、断線することなどの
不都合が生じるおそれもある。

発明の目的 本発明の目的は、ゲート電極を所定の幅をもつ下側層と
、同下側層の両端よりも外方へ突出する下側層より幅広
な上側層とで構成し、このゲート電極をマスクとして形
成されるソース領域ならびにドレイン領域のチャネル領
域への入り込みをなくし、また、下側ゲート層上へ上側
ゲート層を形成するに先だって、下側ゲート層上を除く
部分に、これと同等の絶縁層を形成することによシ、起
伏が小さく、平坦度を高めた表面状態をうるようにした
絶縁ゲート形半導体装置の製造方法を提供することにあ
る。

発明の構成 本発明の絶縁ゲート形半導体装置の製造方法では、半導
体基板上の所定域に形成されたゲート絶縁膜上に、第１
のゲート電極層を形成したのち、同第１のゲート電極層
の表面上を除く他部分に、第１のゲート電極層と同等の
厚さの絶縁膜を形成し、次いで、前記第１のゲート電極
層上に、この両端部よシも外方へ突出する幅広な第２の
ゲート電極を形成してゲート電極を構成し、こののち、
同ゲート電極をマスクにして前記半導体基板内へこれと
は逆導電形の不純物をドーピングし、前記第１のゲート
電極層直下の半導体基板部分の外狽０に、これと隣接す
るソース領域およびドレイン領域を形成して絶縁ゲート
形トランジスタカニ形成される。

本発明の製造方法によれば、チャネル領域へソースなら
びにドレイン領域が入り込むことのない、オフセットゲ
ート構造をもつ絶縁ゲート形トランジスタを、自己整合
方式の下で形成すること力；できる。また、ゲート電極
が積層構造とされ、下側層となるゲート電極層の周囲に
これと同等の絶縁膜が配置された構造とされるため、大
きな起伏７５玉なくなり、半導体基板表面」二の平坦度
も冒まるものとなる。

実施例の説明 以下に本発明の絶縁ゲート形半導体装置の製造方法につ
いて、製造過程の断面形状を示す第２図ａ　−ｈを珍魚
して詳しく説明する。

本発明では、先ず、第２図ａで示すように、出発材料と
なる半導体基板、例えば、ｐ形シリコン基板１の表面上
の所定域にゲートｅ化膜２とフィールド酸化膜３を形成
し、引き続いて減圧ＣＶＤ法によって厚さが約１０００
人の多結晶シリコン層１２を形成したのち、第１のゲー
ト電極層を形成するだめのエツチング工程でマスクとな
るホトレジストマスク１３を形成する。

第２図すは、ホトレジストマスク１３の形成後に、サイ
ドエツチングが生じる等方性エツチング処理を施し、多
結晶シリコン層１２を選択的にエツチングした後の形状
を示す図であり、ホトレジストマスク１３の直下に残さ
れ、第１のゲート電極層となる多結晶シリコン層１２は
、両側からサイドエツチングされている。したがって、
一方の側からのサイドエツチング量をΔ２′、ホトレジ
ストマスクの幅をＬＭとすると、第１のゲート電極層と
なる多結晶シリコン層１２の長さＪ２Ｇは、Ｉｔａ−１
Ｍ２Ｊｊ！’となる。コノＩ１．Ｇが、作り込もうとす
る絶縁ゲート形トランジスタのチャネル２と等しくなる
ようにホトレジストマスクの幅−を設定する。

次いで、ホトレジストマスクを除き、回転塗布法により
、けい素のオキシ誘導体、例えばシラノールを塗布し、
さらに加熱処理を施すことにより、塗布膜をガラス化さ
せて第２図Ｃで示す絶縁膜１４を形成する。こののち、
反応性イオンエツチングにより、多結晶シリコン層１２
０表面が露出するまで絶縁膜１４をエツチングして多結
晶シリコン層１２の表面と絶縁膜１４の表面とを同一の
高さにする（第３図ｄ）。

以上の処理を経て、第１のゲート電極層となる多結晶シ
リコン層１２を選択的に形成したのち、第２図ｅで示す
ように厚さが約３０００へのモリブデンシリサイド（Ｍ
ｏ　Ｓ　ｉ２　）層１５を形成するとともに、この上に
第２のゲート電極層を形成するだめに必要とされるホト
レジストマスク１６を形成する。

次いで、サイドエツチングが殆んど生じることのない異
方性エツチングを、モリブデンシリサイド層１５に施し
たのち、ホトレジストマスクを除くことによって、第２
図ｆで示すように、第２のゲート電極層となるモリブデ
ンシリサイド層１５が選択的に残された状態が得られる
。すなわち、多結晶シリコン層１２とモリブデンシリサ
イド層１６とが積層されたゲート電極が形成される。

ところで、上記のホトレジストマスク１６の幅をホトレ
ジストマスク１３０幅と等しくすると、ホトレジストマ
スク１６を用いるモリブデンシリサイド層１６のエツチ
ングが等方性エツチングであるため、第２のゲート電極
層となるモリブデンシリサイド層１６は、多結晶シリコ
ン層１２の両端部よりも外方に長さΔμ′だけ突出する
ところとなり、ゲート電極の断面形状は、上部に庇状の
突出部をもつ形状となる。

こののち、モリブデンシリサイド層１５の部分が実質的
にマスクとして作用する自己整合方式により、ｎ形不細
物をｐ形シリコン基板１の中へドーピングすることによ
り、第２図９で示すｎ形のソース領域５とドレイン領域
６が形成される。この不純物のドーピングは、熱拡散法
あるいはイオン注入法のいずれによってなされてもよい
。最後に、層間絶縁膜１７の形成、アルミニウム配線層
１８．１９および２０の形成を経て、絶縁ゲート形トラ
ンジスタが完成する（第２図ｈ）。

第３図ａおよびｂは、従来の方法で形成した絶縁ゲート
形トランジスタと、本発明の方法で形成した絶縁ゲート
形トランジスタの構造を片較するために示したゲート電
極近傍の拡大断面図である。

第３図ａで示す従来のものでは、ゲート電極４の直下の
チャネル領域１１の長さを２に設定しても。

ソース領域５゛とドレイン領域６がそれぞれ長さ７℃だ
けチャネル領域１１の中へ入り込むため、実効チャネル
長は、Ｑ　−２Δ２　となる。また、ゲート電極の厚さ
ｔと等しい高さの段差部ができる。

一方、第３図すで示す本発明のものでは、第１のゲート
電極層となる多結晶シリコン層１２の直下のチャネル領
域１１の長さをａに設定した場合、第２のゲート電極層
となるモリブデンシリサイド層１５をマスクとして形成
されたソース領域６とドレイン領域６がマスクの端部か
ら横方向へΔβだけ入り込んでも、上記の長さβが実効
チャネル長として確保される。１だ、ゲート電極の厚さ
がｔであっても、これに等しい高さの段差部は形成され
ず、多結晶シリコン層１２の厚さｔｌ　とモリブデンシ
リサイド層１６の厚さｔ２　に等しい段差部とに２分さ
れる。すなわち、オンセットゲート構造で、ゲート電極
によってもたらされる段差部の段差が小さい構造となる
。

発明の詳細 な説明した本発明の製造方法では、ゲート電極を多層構
造とし、下側のゲート電極層と上側のゲート電極層との
幅を設定することによシ、自己整合方式の下でオフセッ
トゲート構造が実現されるところとなり、微細化にとも
なって生じる短チヤネル効果が抑制される。また、半導
体基板表面上の起伏が小さくなり、平坦度が高まるため
、アルミニウム配線層の厚みの均一性が増し、配線抵抗
の増大あるいは断線などの不都合を排除する効果も奏さ
れる。

すなわち、本発明の製造方法によれば、微細化の進んだ
絶縁ゲート形半導体装置の特性の向上と、この半導体装
置をつるための加工精度ならびに加工歩留の向上がはか
られるところとなる。

【図面の簡単な説明】

第１図は、周知のＭＯ３大規模集積回路のＭＯ３形トラ
ンジスタ部分を拡大して示した斜視断面図、第２図ａ−
ｈは、不発１ｊｌＪの製造方法を説明するための、製造
過程における断面形状を示す図、第３図ａおよびｂは、
従来の製造方法と本発明の製造方法で形成した絶縁ゲー
ト形トランジスタのゲート近傍を拡大して示しメ辷断面
図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・フィールド酸化膜、４・・・
・・・ゲート電極、６・・・・・・ｎ形ソ〜ス領域、６
・・・・・・ｎ形ドレイン領域、７．１７・・・・・・
層間絶縁膜、８〜１０．１８〜２゜・・・・・・アルミ
ニウム配線層、１１・・・・・・チャネル領域、１２・
・・・・・第１ゲート電極層となる多結晶シリコン層、
１３．１６・・・・・・ホトレジストマスク、１４・・
・・・・けい素のオキシ誘導体の塗布で形成した絶縁膜
、１６・・・・・・第２ゲート電砂層となるモリブデン
シリサイド手 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第２図

Claims (1)

1. 【特許請求の範囲】 （１）半導体基板上の所定域に形成されたゲート絶縁膜
   上に、第１のゲート電極層を形成したのち、同第１のゲ
   ート電極層の表面上を除く他部分に、表面が第１のゲー
   ト電極層と同等の高さとなる平担化用絶縁膜を形成し、
   次いで、前記第１のゲート電極層上に、この両端部より
   も外方へ突出する幅広な第２のゲート電極を形成してゲ
   ート電極を構成し、こののち、同ゲート電極をマスクに
   して前記半導体基板内へこれとは逆導電形の不純物をド
   ーピングし、前記第１のゲート電極層直下の半導体基板
   部分の外側に、これと隣接するソース領域およびドレイ
   ン領域を形成して絶縁ゲート形トランジスタの作り込み
   をなすことを特徴とする絶縁ゲート形半導体装置の製造
   方法。 ？ン　平坦化用絶縁膜が、けい素のオキシ誘導体の回転
   塗布と加熱処理で形成されることを特徴とする特許請求
   の範囲第１項に記載の絶縁ゲート形半導体装置の製造方
   法。 （３）第１のゲート電極層が多結晶シリコン層で、第２
   のゲート電極層がモリブデンシリサイド層で形成されて
   いることを特徴とする特許請求の範囲第１項に記載の絶
   縁ゲート形半導体装置の製造方ング処理による選択エツ
   チングで、第２のゲート電極層の形成が、異方性エツチ
   ング処理による選択エツチングでなされることを特徴と
   する特許請求の範囲第１項に記載の絶縁ゲート形半導体
   装置の製造方法。