JPS6020583A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6020583A JPS6020583A JP58128245A JP12824583A JPS6020583A JP S6020583 A JPS6020583 A JP S6020583A JP 58128245 A JP58128245 A JP 58128245A JP 12824583 A JP12824583 A JP 12824583A JP S6020583 A JPS6020583 A JP S6020583A
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- electrode
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にオフセット
構造を有する半導体記憶装置の製造に用いられるもので
ある。
構造を有する半導体記憶装置の製造に用いられるもので
ある。
従来、電気的消去可能ＰＲＯＭ （Ｅｌｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ １１以下ＥＥＰＲＯ
Ｍと略記する）については、フローティングダート電極
とコントロールダート電極とを積層した構造のトランジ
スタを有し、トンネル電流によシフローティングゲート
電極に電荷ノ出し入れを行ない、１．き込みあるいは消
去を行なうものが知られている。
ｌｌｙＥｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ １１以下ＥＥＰＲＯ
Ｍと略記する）については、フローティングダート電極
とコントロールダート電極とを積層した構造のトランジ
スタを有し、トンネル電流によシフローティングゲート
電極に電荷ノ出し入れを行ない、１．き込みあるいは消
去を行なうものが知られている。
こうしたＥＥＰＲＯＭの一つの大きな問題はトンネル電
流で消去を行なう際の消し過ぎの問題である。つまり、
フローティングダート電極に対して基板を高電位に保ち
、電子を取り出すと、過剰に電子が取り去られ、フロー
ティングゲート電極が正に帯電する。このことはメモリ
セルがオンになることを意味し、非選択セルの誤動作と
なる。
流で消去を行なう際の消し過ぎの問題である。つまり、
フローティングダート電極に対して基板を高電位に保ち
、電子を取り出すと、過剰に電子が取り去られ、フロー
ティングゲート電極が正に帯電する。このことはメモリ
セルがオンになることを意味し、非選択セルの誤動作と
なる。
そこで、こうした誤動作全防ぐため、フローティングダ
ート電極の両端にコントロールゲート電極の一部全配設
し、オフセット領域を設けたオフセット構造のＥＥＰＲ
ＯＭが知られている。
ート電極の両端にコントロールゲート電極の一部全配設
し、オフセット領域を設けたオフセット構造のＥＥＰＲ
ＯＭが知られている。
上述したオフセット構造のＥＥＰＲＯＭの象造方法を第
１図を参照して説明する。
１図を参照して説明する。
まず、Ｐ型シリコン基板１表面に図示しないフィールド
酸化ｐＡｔ−形成し、フィールド酸化膜によって囲まれ
た素子領域表面に第１の熱酸化膜全形成する。次に、全
面に第１の多結晶シリコン膜全堆積した後、この第１の
多結晶シリコン膜及び前記第１の熱酸化膜を順次パター
ニングして、フローティングＰ−１＠ｉ２及び第１のダ
ート酸化膜３を形成する。つづいて、フローティングゲ
ート電極２をマスクとして閾値制御のためにポロン全イ
オン注入する。次いで、熱酸化を行ない、フローティン
グゲート電極２表面及び基板１表面に第２の熱酸化膜全
形成する。つづいて、全面に第２の多結晶シリコン族を
堆積した後、この第２の多結晶シリコン膜及び前記第２
の熱酸化族ヲハターニングしてコントロールダート−極
４及び第２のダート酸化膜５を形成する。このコントロ
ールグ”−）電９ｉ４ｔ；ｊ 一部ｉ”ンローティング
ダート電極２上に第２のダート酸化Ｍ５を介して積層さ
れ、一部がフローティングゲート電極２０両側面に第２
のダート酸化膜５を介して位置している。つづいて、コ
ントロールグー）ｔｍ４．’ｔマヌクとしてソー７、ド
レイン形成のために例えば砒素をイオン注入する。つづ
いて、熱処理を行ないイオン注入層を活性化してオフセ
ット領域のＰ−型不純物領域６，６及びＮ＋型ソース、
ドレイン領域７゜８を形成する。
酸化ｐＡｔ−形成し、フィールド酸化膜によって囲まれ
た素子領域表面に第１の熱酸化膜全形成する。次に、全
面に第１の多結晶シリコン膜全堆積した後、この第１の
多結晶シリコン膜及び前記第１の熱酸化膜を順次パター
ニングして、フローティングＰ−１＠ｉ２及び第１のダ
ート酸化膜３を形成する。つづいて、フローティングゲ
ート電極２をマスクとして閾値制御のためにポロン全イ
オン注入する。次いで、熱酸化を行ない、フローティン
グゲート電極２表面及び基板１表面に第２の熱酸化膜全
形成する。つづいて、全面に第２の多結晶シリコン族を
堆積した後、この第２の多結晶シリコン膜及び前記第２
の熱酸化族ヲハターニングしてコントロールダート−極
４及び第２のダート酸化膜５を形成する。このコントロ
ールグ”−）電９ｉ４ｔ；ｊ 一部ｉ”ンローティング
ダート電極２上に第２のダート酸化Ｍ５を介して積層さ
れ、一部がフローティングゲート電極２０両側面に第２
のダート酸化膜５を介して位置している。つづいて、コ
ントロールグー）ｔｍ４．’ｔマヌクとしてソー７、ド
レイン形成のために例えば砒素をイオン注入する。つづ
いて、熱処理を行ないイオン注入層を活性化してオフセ
ット領域のＰ−型不純物領域６，６及びＮ＋型ソース、
ドレイン領域７゜８を形成する。
こうしたオフセット構造のＥＥＦＲＯＭではフローティ
ングダート霜１極２から電子が過剰に取り去られても、
オフセット領域を設けているので、メモリセルがオンに
なることはなく、非選択セルの誤動作を防止することが
できる。
ングダート霜１極２から電子が過剰に取り去られても、
オフセット領域を設けているので、メモリセルがオンに
なることはなく、非選択セルの誤動作を防止することが
できる。
しかしながら、上述したオフセット構造のＥＥＦＲＯＭ
の従来の製造方法では、フローティングダート電極２と
コントロールダート電極４とを形成するために２度の別
々の写真蝕刻工程を用いている。このため、微細素子で
は合わせズレによって整合が困難とな）素子特性の均−
性等に問題が生じる。また、写真蝕刻工程が多いので、
歩留りを低下させる原因ともなる。
の従来の製造方法では、フローティングダート電極２と
コントロールダート電極４とを形成するために２度の別
々の写真蝕刻工程を用いている。このため、微細素子で
は合わせズレによって整合が困難とな）素子特性の均−
性等に問題が生じる。また、写真蝕刻工程が多いので、
歩留りを低下させる原因ともなる。
本発明は上記事情に鑑みてなされたものであり、フロー
ティングゲート電極、！： ：ｌ ｙ ） ｔｙ −に
ダート電極との合わせズレをなくし、素子特性の均一化
を図るとともに写真蝕刻工程を減らして歩留クラ向上し
得る半導体装置の製造方法を提供しようとするものであ
る。
ティングゲート電極、！： ：ｌ ｙ ） ｔｙ −に
ダート電極との合わせズレをなくし、素子特性の均一化
を図るとともに写真蝕刻工程を減らして歩留クラ向上し
得る半導体装置の製造方法を提供しようとするものであ
る。
本発明の半導体装置の製造方法は、−導電型の半導体基
板の素子領域上に第１の絶縁膜、第１のケ゛−ト電極材
料、第２の絶縁膜及び第２のケ゛−ト電極材制を順次積
層し、第２のダート電極相料をパターニン！して第２の
ダート電極（コントロールグー１ａ［）の一部となるノ
ｆターン全形成した後、少なくともその側面に耐酸化性
膜を形成し、この状態でパターニングして第２のダート
絶縁膜、第１のダート電極（フローティングダート電極
）及び第１のダート絶縁膜全形成する。次いで、第１の
ダート電極の側面及び基板表面に熱酸化ａｉ影形成、前
記耐酸化性膜を除去した後、全面に再び第２のゲート電
極材料を堆積し、異方性エツチングによりエツチングし
て第１のダート電極側面に酸化膜を介し千位置し、前記
第２のダート電極の一部となるパターンと接触する第２
のダート電極材料全残存づせてこれらにより第２のダー
ト電極を形成し、更にイオン注入によフソース、ドレイ
ン領域全形成するものである。
板の素子領域上に第１の絶縁膜、第１のケ゛−ト電極材
料、第２の絶縁膜及び第２のケ゛−ト電極材制を順次積
層し、第２のダート電極相料をパターニン！して第２の
ダート電極（コントロールグー１ａ［）の一部となるノ
ｆターン全形成した後、少なくともその側面に耐酸化性
膜を形成し、この状態でパターニングして第２のダート
絶縁膜、第１のダート電極（フローティングダート電極
）及び第１のダート絶縁膜全形成する。次いで、第１の
ダート電極の側面及び基板表面に熱酸化ａｉ影形成、前
記耐酸化性膜を除去した後、全面に再び第２のゲート電
極材料を堆積し、異方性エツチングによりエツチングし
て第１のダート電極側面に酸化膜を介し千位置し、前記
第２のダート電極の一部となるパターンと接触する第２
のダート電極材料全残存づせてこれらにより第２のダー
ト電極を形成し、更にイオン注入によフソース、ドレイ
ン領域全形成するものである。
こうした方法によれば、第２のダート電極（コントロー
ルダート電極）の一部と第１のダート電極（フローティ
ングゲート電極）とをセルファラインで形成した後、異
方性エツチングを用いることにょ勺第２のダート電極の
一部と接触する第２のダート電極の他の一部（すなわち
第２のダート電極のオフセット領域の部分）を形成する
ことができるので、合わせズレがなく、また写真蝕刻工
程を一回減らすことができる。
ルダート電極）の一部と第１のダート電極（フローティ
ングゲート電極）とをセルファラインで形成した後、異
方性エツチングを用いることにょ勺第２のダート電極の
一部と接触する第２のダート電極の他の一部（すなわち
第２のダート電極のオフセット領域の部分）を形成する
ことができるので、合わせズレがなく、また写真蝕刻工
程を一回減らすことができる。
以下、本発明の実施例を第２図Ｃａ＞〜（１）全参照し
て説明する。なお、第２図（、）〜（１）にはメモリセ
ル選択用のセレクトダート電極は図示していない。また
、セレクトゲート電極の領域の製造工程についても説明
を省略する。
て説明する。なお、第２図（、）〜（１）にはメモリセ
ル選択用のセレクトダート電極は図示していない。また
、セレクトゲート電極の領域の製造工程についても説明
を省略する。
まず、Ｐ型シリコン基板１１表面に選択酸化法によりフ
ィールド酸化膜１２を形成した後、フィールド酸化層１
２によって囲まれた菓子領域表面に厚さ１５０！の第１
の熱酸化膜１３を形成する。次に、全面にフローティン
グゲート電極（第１のダート電極）となる第１の多結晶
シリコン膜１４を堆積した後、その表面に厚さ７００Ｘ
の第２の°熱酸化膜１５を形成する。つづいて、全面Ｖ
Ｃ第２の多結晶シリコン膜及び厚さ１０００Ｘの第１の
窒化シリコンＭ ’ｆｒ−順次堆積゛した後、ホトレジ
ストパターン１６をマスクとしてこ力らを１１１次パタ
ーニングして窒化シリコン膜ノやターン１２及びぞの下
のコントロールゲート電極（第２のダート電極）の一部
となる多結晶シリコン１４４ターン１８を形成する（第
２図（、）図示）。つづいて、前記ホトレジストパター
ン１６を除去した後、全面に厚さ６００Ｘの第２の窒化
シリコン膜１９を堆積する（同図（ｂ）図示）。つづい
て、反応性イオンエツチング（ＲＩＥ ）法により第２
の窒化シリコン膜１９をその膜厚分エツチングして前記
多結晶シリコンｆｋｙ４ターン１８の側面にの泰残存窒
化シリコン胸ｉ９′を形成する（同図（ｃ）図示）。
ィールド酸化膜１２を形成した後、フィールド酸化層１
２によって囲まれた菓子領域表面に厚さ１５０！の第１
の熱酸化膜１３を形成する。次に、全面にフローティン
グゲート電極（第１のダート電極）となる第１の多結晶
シリコン膜１４を堆積した後、その表面に厚さ７００Ｘ
の第２の°熱酸化膜１５を形成する。つづいて、全面Ｖ
Ｃ第２の多結晶シリコン膜及び厚さ１０００Ｘの第１の
窒化シリコンＭ ’ｆｒ−順次堆積゛した後、ホトレジ
ストパターン１６をマスクとしてこ力らを１１１次パタ
ーニングして窒化シリコン膜ノやターン１２及びぞの下
のコントロールゲート電極（第２のダート電極）の一部
となる多結晶シリコン１４４ターン１８を形成する（第
２図（、）図示）。つづいて、前記ホトレジストパター
ン１６を除去した後、全面に厚さ６００Ｘの第２の窒化
シリコン膜１９を堆積する（同図（ｂ）図示）。つづい
て、反応性イオンエツチング（ＲＩＥ ）法により第２
の窒化シリコン膜１９をその膜厚分エツチングして前記
多結晶シリコンｆｋｙ４ターン１８の側面にの泰残存窒
化シリコン胸ｉ９′を形成する（同図（ｃ）図示）。
次いで、多結晶シリコンＷＭハターン１８及びその側面
の残存屋化シリコン膜ｉｙ’２マスクとして前記第２の
熱酸化膜１５、第１の多結晶シリコン膜１４及び第１の
熱酸化膜１３を順次エツチングし、第２のダート酸化膜
２ｏ、フローティング、＞Ａ ）電極２１及び第１のダ
ート酸化膜２２を形成する。つづいて、このようにして
形成された基板１１上の積層体をマスクとして閾値制御
のチャネルイオン注入としてボロンをイオン注入する（
同図（ｄ）図示）。つづいて、前記窒化シリコン膜パタ
ーン１７及び残存窒化シリコン膜１９′を耐酸化性マス
クとして熱酸化全行ない、基板１１表面及びスローティ
ングダート電極２ノの側面に第３の熱酸化Ｍ２３を形成
する。この第３の熱酸化膜２３は基板２１表面で４００
Ｘとなり、オフセット領域のダート酸化膜として用いら
れる（同図（、）図示）。
の残存屋化シリコン膜ｉｙ’２マスクとして前記第２の
熱酸化膜１５、第１の多結晶シリコン膜１４及び第１の
熱酸化膜１３を順次エツチングし、第２のダート酸化膜
２ｏ、フローティング、＞Ａ ）電極２１及び第１のダ
ート酸化膜２２を形成する。つづいて、このようにして
形成された基板１１上の積層体をマスクとして閾値制御
のチャネルイオン注入としてボロンをイオン注入する（
同図（ｄ）図示）。つづいて、前記窒化シリコン膜パタ
ーン１７及び残存窒化シリコン膜１９′を耐酸化性マス
クとして熱酸化全行ない、基板１１表面及びスローティ
ングダート電極２ノの側面に第３の熱酸化Ｍ２３を形成
する。この第３の熱酸化膜２３は基板２１表面で４００
Ｘとなり、オフセット領域のダート酸化膜として用いら
れる（同図（、）図示）。
次いで、前記窒化シリコン膜パターン１７及び残存窒化
シリコン膜ｉ１２除去した後、全面ＶＣ：７ントロール
グート電極（第２のダート電極）の一部となる第３の多
結晶シリコン膜を堆積する０つづいて、反応性イオンエ
ツチング（ＲＩＥ）法によシ第３の多結晶シリコン＆ｆ
ｆｉエッチング某す し、７０〜ティングケゞ−ト２１の側面に第３の熱酸化
膜２３を介して位置し、前記多結晶シリコン膜パターン
１８の側面と接触する残存多結晶シリコン膜２４を形成
する。これら多結晶シリコン膜・やターン１８及び残存
多結晶シリコン膜２４によってコントロールゲ−ト電極
（ｉ ２のダート電％） ２．５が形成される（同図（
ｆ）図示）。
シリコン膜ｉ１２除去した後、全面ＶＣ：７ントロール
グート電極（第２のダート電極）の一部となる第３の多
結晶シリコン膜を堆積する０つづいて、反応性イオンエ
ツチング（ＲＩＥ）法によシ第３の多結晶シリコン＆ｆ
ｆｉエッチング某す し、７０〜ティングケゞ−ト２１の側面に第３の熱酸化
膜２３を介して位置し、前記多結晶シリコン膜パターン
１８の側面と接触する残存多結晶シリコン膜２４を形成
する。これら多結晶シリコン膜・やターン１８及び残存
多結晶シリコン膜２４によってコントロールゲ−ト電極
（ｉ ２のダート電％） ２．５が形成される（同図（
ｆ）図示）。
つづいて、コントロールゲ−ト電極２５をマスクとして
基板１１表面の露出した第３の熱酸化膜２３を弗化アン
モニウムでエツチングした後、コントロールケ” ）
電％ ２５ ｆマスクとしてソース、ドレイン形成用の
砒素をイオン注入する（同図（ｇ）図示）。つづいて、
７Ｊｆ′ロンイオン注入層及び砒素イオン注入層を活性
化するために１０００℃の酸化雰囲気中で熱処理を行な
い、オフセット領域のＰ−型不純物領域２’６．２６及
びＮ＋型ソース、ドレイン領域２７，２Ｂを形成する（
同図（ｈ）図示）。つづいて、全面にＰＳＧ ｉ２９を
堆積した後、コンタクトホール３θ、・・・全開孔する
。つづいて、全面にＡｔ膜を蒸着した後、パターニング
してＡｔ配綜３ノ、・・・全形成し、オフセット構造の
ＥＥＦＲＯＭ ’（ｒ製造する（同図（１）図示）。
基板１１表面の露出した第３の熱酸化膜２３を弗化アン
モニウムでエツチングした後、コントロールケ” ）
電％ ２５ ｆマスクとしてソース、ドレイン形成用の
砒素をイオン注入する（同図（ｇ）図示）。つづいて、
７Ｊｆ′ロンイオン注入層及び砒素イオン注入層を活性
化するために１０００℃の酸化雰囲気中で熱処理を行な
い、オフセット領域のＰ−型不純物領域２’６．２６及
びＮ＋型ソース、ドレイン領域２７，２Ｂを形成する（
同図（ｈ）図示）。つづいて、全面にＰＳＧ ｉ２９を
堆積した後、コンタクトホール３θ、・・・全開孔する
。つづいて、全面にＡｔ膜を蒸着した後、パターニング
してＡｔ配綜３ノ、・・・全形成し、オフセット構造の
ＥＥＦＲＯＭ ’（ｒ製造する（同図（１）図示）。
しかして、本発明方法によれ罎第２図（、）図示までの
工程で、コントロールヶ”−）ｔｔ＆の一部となる多結
晶シリコン膜・や夕〜ン１８、第２のダート酸化膜２ｏ
、フローティングダート電極２１及び第１のダート酸
化膜２２全セル７アラインでツヤターニングしておキ、
フローティングダート電極２１の側面及び基板１１表面
に第３の熱酸化膜２３を形成した後、同図（ｆ）図示の
工程で異方性エツチングを用いることにょフコントロー
ルダート電極のオフセット領域の部分となる残存多結晶
シリコン膜２４を形成することができる。
工程で、コントロールヶ”−）ｔｔ＆の一部となる多結
晶シリコン膜・や夕〜ン１８、第２のダート酸化膜２ｏ
、フローティングダート電極２１及び第１のダート酸
化膜２２全セル７アラインでツヤターニングしておキ、
フローティングダート電極２１の側面及び基板１１表面
に第３の熱酸化膜２３を形成した後、同図（ｆ）図示の
工程で異方性エツチングを用いることにょフコントロー
ルダート電極のオフセット領域の部分となる残存多結晶
シリコン膜２４を形成することができる。
したがって、２０−チイングダ−）’１ｌｉ２ノとコン
トロールダート電極２５の合わせズレが起こることがな
く、素子特性全均一化することができる６また、従来の
方法よりも写真蝕刻工程が一回少ないので歩留りを向上
することができる。
トロールダート電極２５の合わせズレが起こることがな
く、素子特性全均一化することができる６また、従来の
方法よりも写真蝕刻工程が一回少ないので歩留りを向上
することができる。
なお、上記実姉例では第２図（ｃ）図示の工程で閾値制
御のためのチャネルイオン注入としてがロンをイオン代
入したが、基板１ノの不純物濃度によってはチャネルイ
オン注入を行なわなくてもよい。
御のためのチャネルイオン注入としてがロンをイオン代
入したが、基板１ノの不純物濃度によってはチャネルイ
オン注入を行なわなくてもよい。
１だ、上記実施例では最初にコントロールゲ−ト電極の
一部となる第２の多結晶シリコン膜上に窒化シリコンＢ
莫を堆積したが、この窒化シリコン膜は堆私Ｌ７なくて
もよい。この場合、第２図（ｅ）図示の工程における熱
酸化によって多結晶シリコン膜・ぐターン１８上面に熱
酸化膜が形成されるが、後の製造工程に何ら影響を与え
ない。
一部となる第２の多結晶シリコン膜上に窒化シリコンＢ
莫を堆積したが、この窒化シリコン膜は堆私Ｌ７なくて
もよい。この場合、第２図（ｅ）図示の工程における熱
酸化によって多結晶シリコン膜・ぐターン１８上面に熱
酸化膜が形成されるが、後の製造工程に何ら影響を与え
ない。
更に、上記実施例では２０一テインググート石、砿２ノ
及びコントロールゲート電極２５を多結晶シリコンで形
成したが、他の拐料金用いてもよい。また、コントロー
ルダート電、極２５を形成するにはケ゛−ト電極伺料金
第２図（、）及び（ｆ）の工程で２回堆積するが、これ
らは別々の材相全用いてもよい。
及びコントロールゲート電極２５を多結晶シリコンで形
成したが、他の拐料金用いてもよい。また、コントロー
ルダート電、極２５を形成するにはケ゛−ト電極伺料金
第２図（、）及び（ｆ）の工程で２回堆積するが、これ
らは別々の材相全用いてもよい。
以上詳述した如く、本発明−の半導体装置の製造方法に
よれば、７０−テイングダー）電極トコントロールダー
ト電極との合わせズレをなくして素子特性を均一化でき
るとともに写真蝕刻工程の減少にょカ歩留やを向上でき
るものである。
よれば、７０−テイングダー）電極トコントロールダー
ト電極との合わせズレをなくして素子特性を均一化でき
るとともに写真蝕刻工程の減少にょカ歩留やを向上でき
るものである。
第１図は従来の方法にょ勺創造されたＦＥＰＩ’ｆｆｌ
の断面図、第２図（、）〜（１）は本発明の実施例にお
けるＥＥＰＲＯＭの↓遣方法を示す断面図である。 １ノ・・・Ｐ型シリコンＭ＆、１２・・・フィールド酸
化膜、１３・・・第１の熱酸化膜、１４・・・第１の多
結晶シリコン膜、１５・・・第２の熱酸化膜、ノロ・・
・ホトレジスト２４′ターン、１７・・・窒化シリコ：
ｙ 膜／４ ター ン、１ Ｂ・・・多結晶シリコン膜
ノ母ターン、１９川第２の窒化シリコン膜、１ｇ′・・
・残存窒化シリコン膜、２ｏ・・・第２のｒ〜ト酸化膜
、−フインググート電極、２２・・・第１のケ゛−ト酸
化膜、２３・・・第３の熱酸化膜、２４・・・残存多結
晶シリコン膜、２５・・・コントロールケ゛−ト電極、
２６・・・Ｐ−型不純物領域、２７゜２８・・・Ｎ＋型
ソース、ドレイン領域、２９・・・ＰＳＧ膜、３０・・
・コンタクトホール、３１・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第２図 Ｂ＋ 第２図
の断面図、第２図（、）〜（１）は本発明の実施例にお
けるＥＥＰＲＯＭの↓遣方法を示す断面図である。 １ノ・・・Ｐ型シリコンＭ＆、１２・・・フィールド酸
化膜、１３・・・第１の熱酸化膜、１４・・・第１の多
結晶シリコン膜、１５・・・第２の熱酸化膜、ノロ・・
・ホトレジスト２４′ターン、１７・・・窒化シリコ：
ｙ 膜／４ ター ン、１ Ｂ・・・多結晶シリコン膜
ノ母ターン、１９川第２の窒化シリコン膜、１ｇ′・・
・残存窒化シリコン膜、２ｏ・・・第２のｒ〜ト酸化膜
、−フインググート電極、２２・・・第１のケ゛−ト酸
化膜、２３・・・第３の熱酸化膜、２４・・・残存多結
晶シリコン膜、２５・・・コントロールケ゛−ト電極、
２６・・・Ｐ−型不純物領域、２７゜２８・・・Ｎ＋型
ソース、ドレイン領域、２９・・・ＰＳＧ膜、３０・・
・コンタクトホール、３１・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第２図 Ｂ＋ 第２図
Claims (2)
- （１）−導電型の半導体基板の素子分離絶縁膜によって
囲まれた素子領域表面に第１の絶縁膜を形成する工程と
、全面に第１のダート電極材料を堆秩し、該第１のダー
ト電極材料表面に第２の絶縁膜を形成し、更に全面に第
２のゲートは極拐料全堆積する工程と、該第２のダート
電極材料をツヤターニングして第２のダート電極の一部
となる第２のダート電極材料ノ（ターンを形成する工程
と、全面に耐酸化性膜を堆積した後、異方性エツチング
によりエツチングし、少なくとも前記第２のダート電極
材料パターンの側面に耐酸化性膜を残存きせる工程と、
前記第２のダート電極材料パターン及びその側面に残存
した耐酸化性膜全マスクとして前記第２の絶縁膜、第１
のダート電極劇料及び第１の絶縁膜を順次）ぐターニン
グし、第２のダート絶縁膜、第１のダート電極及び第１
のダート絶縁膜を形成する工程と、前記残存した耐酸化
性膜を耐酸化性マスクとして熱酸化を行ない、露出した
基板表面及び第１のダート電極の側面に酸化膜を形成す
る工程と、前記残存した耐酸化性膜を除去する工程と、
全面に再び第２のダート電極材料全堆積した後、異方性
エツチングによりエツチングし、前記第１のｒ−）電極
側面に前記酸化膜を介して位置し、前記第２のダート電
極材料パターンの側面に接触する第２のダート電極材料
全残存させ、これらにより第２のダート電極を形成する
工程と、該第２のダート電極をマスクとして利用し、不
純物をイオン注入することによシ基板と逆導電型のソー
ス、・ドレイン領域を形成する工程とを具備したこと′
ｆｒ特徴とする半導体装置の製造方法。 - （２）第２のダート絶縁膜、第１のダート電極及び第１
のダート絶Ｒｍｋ形成する工程の後、閾値制御のための
チャネルイオン注入として基板と同導電型の不純物をイ
オン注入することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128245A JPS6020583A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128245A JPS6020583A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020583A true JPS6020583A (ja) | 1985-02-01 |
Family
ID=14980080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128245A Pending JPS6020583A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020583A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034567A (ja) * | 1989-06-01 | 1991-01-10 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-07-14 JP JP58128245A patent/JPS6020583A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034567A (ja) * | 1989-06-01 | 1991-01-10 | Toshiba Corp | 半導体記憶装置 |
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