JPS60134477A - 不揮発性記憶装置及びその製造方法 - Google Patents
不揮発性記憶装置及びその製造方法Info
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- JPS60134477A JPS60134477A JP58241863A JP24186383A JPS60134477A JP S60134477 A JPS60134477 A JP S60134477A JP 58241863 A JP58241863 A JP 58241863A JP 24186383 A JP24186383 A JP 24186383A JP S60134477 A JPS60134477 A JP S60134477A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板のドレイ／領域近傍を改善した不
揮発性記憶装置及びその製造方法に関する。
揮発性記憶装置及びその製造方法に関する。
従来、不揮発性記憶装置例えばＦ ＲＯＭ（Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ、ｅｍｏｒｙ
）としては、第１図に示すものが知られている。図中の
１は、表面にフィールド酸化膜２が形成されたＰ型のシ
リコン基板である。前記フィルド酸化膜２で囲まれた基
板１表面には、Ｎ凰のソース、ドレイン領域３．４が形
成されている。同基板ｌ上には、第１のゲート絶縁膜５
、多結晶シリコンからなる浮遊ゲート電極６、第２のゲ
ート絶縁膜７及び多結晶シリコンからなる外部ゲート電
極８が順次形成されている。
ａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍ、ｅｍｏｒｙ
）としては、第１図に示すものが知られている。図中の
１は、表面にフィールド酸化膜２が形成されたＰ型のシ
リコン基板である。前記フィルド酸化膜２で囲まれた基
板１表面には、Ｎ凰のソース、ドレイン領域３．４が形
成されている。同基板ｌ上には、第１のゲート絶縁膜５
、多結晶シリコンからなる浮遊ゲート電極６、第２のゲ
ート絶縁膜７及び多結晶シリコンからなる外部ゲート電
極８が順次形成されている。
こうした構造のＰＬ（０Ｍにおいて、外部ゲート電極８
及びドレイ／領域４に夫々高電圧を印加することにより
、チャネル領域４に夫々高電圧を印加することにより、
チャネル領域９で発生するホットエレクトロン１０が浮
遊ゲート電極６に注入、蓄積される。
及びドレイ／領域４に夫々高電圧を印加することにより
、チャネル領域４に夫々高電圧を印加することにより、
チャネル領域９で発生するホットエレクトロン１０が浮
遊ゲート電極６に注入、蓄積される。
しかしながら、前述した構造の通常のＰＲＤＭによれば
、高速の書込特性が得られないという欠点があった。こ
のようなことから、充分高速な書込特性を得るために、
チャ′ネル長を短くしたりあるいはドレイン領域４．外
部ゲート電極８へ印加する電圧を高くすることが考えら
れている。しかるに、素子の微細化又は信頼性を向上す
るには逆に印加電圧を下げる必要があることから、前述
した手段はこれに反し、好ましくない。
、高速の書込特性が得られないという欠点があった。こ
のようなことから、充分高速な書込特性を得るために、
チャ′ネル長を短くしたりあるいはドレイン領域４．外
部ゲート電極８へ印加する電圧を高くすることが考えら
れている。しかるに、素子の微細化又は信頼性を向上す
るには逆に印加電圧を下げる必要があることから、前述
した手段はこれに反し、好ましくない。
〔発明の目的１
本発明は上記事情に鑑みてなされたもので、素子の微細
化又は信頼性を低下させることなく、書込特性を向上で
きる不揮発性記憶装置及びその製造方法を提供すること
を目的とするものである。
化又は信頼性を低下させることなく、書込特性を向上で
きる不揮発性記憶装置及びその製造方法を提供すること
を目的とするものである。
本願比１の発明は、第１導電型の半導体基板のドレイン
領域近傍に第１導電型で高濃度の不純物層を形成するこ
とによって、チャネル方向の電界強度を大きくしてチャ
ネルホットエレクトロンの生成量及び生成確率を上昇さ
せ、もって浮遊ゲート電極に注入されるエレクトロンの
量を増加させてセルの書込特性を向上することを図った
ものである。
領域近傍に第１導電型で高濃度の不純物層を形成するこ
とによって、チャネル方向の電界強度を大きくしてチャ
ネルホットエレクトロンの生成量及び生成確率を上昇さ
せ、もって浮遊ゲート電極に注入されるエレクトロンの
量を増加させてセルの書込特性を向上することを図った
ものである。
本願比２の発明は、第１導電屋の半導体基板上に第１の
ゲート絶縁膜、浮遊ゲート電極５第２のゲート絶縁膜及
び外部ゲート電極を形成し、全面に被膜を形成した後、
この被膜を選択的にエツチングして前記浮遊ゲート電極
及び外部ゲート電極近傍の被膜のみを除去し、しかる後
残存する被［’にマスクとして前記基板に第１導電型で
かつ基板より高濃度の不純物を導入し不純物層を形成す
ることによって、本願比１の発明と同様の効果を得るこ
とを図ったものである。
ゲート絶縁膜、浮遊ゲート電極５第２のゲート絶縁膜及
び外部ゲート電極を形成し、全面に被膜を形成した後、
この被膜を選択的にエツチングして前記浮遊ゲート電極
及び外部ゲート電極近傍の被膜のみを除去し、しかる後
残存する被［’にマスクとして前記基板に第１導電型で
かつ基板より高濃度の不純物を導入し不純物層を形成す
ることによって、本願比１の発明と同様の効果を得るこ
とを図ったものである。
以下、本発明の一実施例であるＦＲＯＭについて第２図
（ａ）〜（ｄＪ ｅ参照して説明する。
（ａ）〜（ｄＪ ｅ参照して説明する。
（１） まず、常法により、例えはＰＭのシリコン基板
２１表面に厚さ１．２μｍのフィールド酸化膜２２＠形
成した。つづいて、このフィールド酸化膜２２で囲まれ
た基板２１の島領域２３上に熱酸化法により厚さ５００
人の第１のゲート絶縁膜２４を形成した。更に、同基板
２１のチャネル領域ＫＰ型不純物例えはボロンを加速電
圧４ Ｑ ＫｅＶ、ドーズ量５．Ｘ １０”ａｍ ’の
条件でイオン注入し、イオン注入層２５を形成した。し
かる後、浮遊ゲート電極の材料となる厚さ４０００＾の
第１のリンドープ多結晶シリコン層２６を形成した。こ
の後、この多結晶シリコン層２６上に熱酸化により熱酸
化膜２７を形成した。ひきつづき、この熱酸化膜２７上
に外部ゲート電極の材料となる厚さ４０００Ａの第２の
リンドープ多結晶シリコン層２８を形成した（第２図（
ａ）図示）。
２１表面に厚さ１．２μｍのフィールド酸化膜２２＠形
成した。つづいて、このフィールド酸化膜２２で囲まれ
た基板２１の島領域２３上に熱酸化法により厚さ５００
人の第１のゲート絶縁膜２４を形成した。更に、同基板
２１のチャネル領域ＫＰ型不純物例えはボロンを加速電
圧４ Ｑ ＫｅＶ、ドーズ量５．Ｘ １０”ａｍ ’の
条件でイオン注入し、イオン注入層２５を形成した。し
かる後、浮遊ゲート電極の材料となる厚さ４０００＾の
第１のリンドープ多結晶シリコン層２６を形成した。こ
の後、この多結晶シリコン層２６上に熱酸化により熱酸
化膜２７を形成した。ひきつづき、この熱酸化膜２７上
に外部ゲート電極の材料となる厚さ４０００Ａの第２の
リンドープ多結晶シリコン層２８を形成した（第２図（
ａ）図示）。
（１１）次に、前記第２のリンドープ多結晶シリコン層
２８、熱酸化膜２７及び第１のリンドープ多結晶シリコ
ン層２６を順次バターニングし、外部ゲート電極２９、
第２のゲート絶縁＠３０及び浮遊ゲート電極３１を形成
した。
２８、熱酸化膜２７及び第１のリンドープ多結晶シリコ
ン層２６を順次バターニングし、外部ゲート電極２９、
第２のゲート絶縁＠３０及び浮遊ゲート電極３１を形成
した。
つづいて、全面にグ２ズマＣＶＤ法により被膜としての
厚さ３０００＾のＳｉｎ、膜３２を形成した後、このＳ
ｉ０２膜３２を緩衝弗酸液を用いて短時間選択的にエ
ツチングを行なった。
厚さ３０００＾のＳｉｎ、膜３２を形成した後、このＳ
ｉ０２膜３２を緩衝弗酸液を用いて短時間選択的にエ
ツチングを行なった。
その結果、前記浮遊ゲート電極３１．外部ゲート電極２
９側壁のＳｉｎ、膜３２がエツチングされ、■字形の溝
３３が形成された。次いで、残存するＳｉｎ、膜３２を
マスクとして基板２１にＰ型不純物例えばボロンを加速
電圧８０ＫｅＶ、）”−ズ量４Ｘ１０ｔ１ｍ の条件下
でイオン注入し、後記ソース、ドレイン領域形成予定部
近傍にＰ 型の不純物層３４ｆ、形成した（第２図（ｂ
）図示）。
９側壁のＳｉｎ、膜３２がエツチングされ、■字形の溝
３３が形成された。次いで、残存するＳｉｎ、膜３２を
マスクとして基板２１にＰ型不純物例えばボロンを加速
電圧８０ＫｅＶ、）”−ズ量４Ｘ１０ｔ１ｍ の条件下
でイオン注入し、後記ソース、ドレイン領域形成予定部
近傍にＰ 型の不純物層３４ｆ、形成した（第２図（ｂ
）図示）。
（＋ｒｏ 次に、前記Ｓｉｎ、膜３２全３２ヲエツチオ
ンともに、露出する第１のゲート絶縁膜２４を選択的に
除去した。つづいて、前記外部ゲート電極２９をマスク
として基板２１にｎ型不純物例えば砒素を加速電圧４
Ｑ ＫｅＶ 、ドーズ量５Ｘ１０ ｃｍの条件下でイオ
ン注入し、Ｎ型のソース、ドレイン領域３５．３６を形
成した（第２図（Ｃ）図示）。次いで、全面に層間絶縁
膜３７を形成した。更に、前記ソース、ドレ層間絶縁膜
３７を選択的に開孔し、コンタクトホール３８．３８を
形成した後、これらコンタクトホール３Ｂ 、３ＢにＡ
Ｉ！／Ｓｉ電極３９゜３９を形成してＦＲＯＭを製造し
た（島２図（ｄ）図示）。
ンともに、露出する第１のゲート絶縁膜２４を選択的に
除去した。つづいて、前記外部ゲート電極２９をマスク
として基板２１にｎ型不純物例えば砒素を加速電圧４
Ｑ ＫｅＶ 、ドーズ量５Ｘ１０ ｃｍの条件下でイオ
ン注入し、Ｎ型のソース、ドレイン領域３５．３６を形
成した（第２図（Ｃ）図示）。次いで、全面に層間絶縁
膜３７を形成した。更に、前記ソース、ドレ層間絶縁膜
３７を選択的に開孔し、コンタクトホール３８．３８を
形成した後、これらコンタクトホール３Ｂ 、３ＢにＡ
Ｉ！／Ｓｉ電極３９゜３９を形成してＦＲＯＭを製造し
た（島２図（ｄ）図示）。
本発明に係るＦＲＯＭは、第２図（ｄ＞に示す如く、Ｐ
型のシリコン基板２１のＮ型のドレイン領域３６近傍に
Ｐ型の不純物層３４を設けた構造となっている。
型のシリコン基板２１のＮ型のドレイン領域３６近傍に
Ｐ型の不純物層３４を設けた構造となっている。
しかして、本発明のＰＫｌＭは、上記構造となっている
ため、従来と比ベトレイン領域３６近傍の不純物層３４
内のチャネル方向の電界強度を大きくしてチャネルホッ
トエレクトロンの生成確率を上昇できる。従って、浮遊
ゲート電極３１に注入されるエレクトロンの負ヲ増加さ
せてＰＲＯＭＱ誉込特性を向上できる。また、チャネル
長を短くしたりあるいはドレイン領域３６、外部ゲート
電極２９へ印加する電圧を高くする必要がないため、素
子の微細化を防げたり信頼性を低下させることはないこ
とは勿論のことである。
ため、従来と比ベトレイン領域３６近傍の不純物層３４
内のチャネル方向の電界強度を大きくしてチャネルホッ
トエレクトロンの生成確率を上昇できる。従って、浮遊
ゲート電極３１に注入されるエレクトロンの負ヲ増加さ
せてＰＲＯＭＱ誉込特性を向上できる。また、チャネル
長を短くしたりあるいはドレイン領域３６、外部ゲート
電極２９へ印加する電圧を高くする必要がないため、素
子の微細化を防げたり信頼性を低下させることはないこ
とは勿論のことである。
また、本発明によれば、全面に被膜としての５ｉ０２膜
３２を形成し、更にこの５ｉ０２膜３２を緩衝弗酸液を
用いて短時間選択的にエツチングして■字形の溝３３を
形成した後、残存する５ｉｎ２膜３２をマスクとして基
板２１に高濃度のポロ／全イオン注入し、Ｎ現のドレイ
ン領域３６近傍にＰ型の不純物層３４を形成するため、
前述したと同様に書込特性を向上できる。
３２を形成し、更にこの５ｉ０２膜３２を緩衝弗酸液を
用いて短時間選択的にエツチングして■字形の溝３３を
形成した後、残存する５ｉｎ２膜３２をマスクとして基
板２１に高濃度のポロ／全イオン注入し、Ｎ現のドレイ
ン領域３６近傍にＰ型の不純物層３４を形成するため、
前述したと同様に書込特性を向上できる。
なお、上記実施例では、被膜としての５ｉｎ２膜をプラ
ズマＣＶＤ法により形成した場合について述べたが、こ
れに限らず、例えばマグネトロンスパッタ法を用いても
よい。また、Ｓｉｎ、膜板外の他の被膜を用いてもよい
。
ズマＣＶＤ法により形成した場合について述べたが、こ
れに限らず、例えばマグネトロンスパッタ法を用いても
よい。また、Ｓｉｎ、膜板外の他の被膜を用いてもよい
。
以上詳述した如く本発明によれば、書込特性を向上でき
るとともに、素子の微細化、信頼性の向上を達成できる
高信頼性のＦＲＯＭ等の不揮発性記憶装置及びその製造
方法を提供できるものである。
るとともに、素子の微細化、信頼性の向上を達成できる
高信頼性のＦＲＯＭ等の不揮発性記憶装置及びその製造
方法を提供できるものである。
第１図は従来のＰｌ（ＯＭの断面図、第２図（ａ）〜（
ｄ）は本発明の一実施例に係るＰＲＯＭの製造方法を工
程順に示す断面図である。 ２ノ・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・島領域ｓ２４，３０・・・ゲート酸
化膜、２５・・・イオン注入層、２６．２８・・・リン
ドープ多結晶シリコン層、２７・・・熱酸化膜、２９・
・・外部ゲート電極、３１・・・浮遊ゲート電極、３２
・・Ｓｉｎ、膜（被膜）、３３・溝、３４・・Ｐ型の不
純物層、３５・・・Ｎ型のソース領域、３６・・・＋ Ｎ型のドレイン領域、３７・・・層間絶縁膜、３８・・
・コンタクトホール、３９・・・Ａｔ／Ｓｉ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ８ 第２図 （ａ） ８ 第２図 （ｂ） ２ （Ｃ） ｑ
ｄ）は本発明の一実施例に係るＰＲＯＭの製造方法を工
程順に示す断面図である。 ２ノ・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・島領域ｓ２４，３０・・・ゲート酸
化膜、２５・・・イオン注入層、２６．２８・・・リン
ドープ多結晶シリコン層、２７・・・熱酸化膜、２９・
・・外部ゲート電極、３１・・・浮遊ゲート電極、３２
・・Ｓｉｎ、膜（被膜）、３３・溝、３４・・Ｐ型の不
純物層、３５・・・Ｎ型のソース領域、３６・・・＋ Ｎ型のドレイン領域、３７・・・層間絶縁膜、３８・・
・コンタクトホール、３９・・・Ａｔ／Ｓｉ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 ８ 第２図 （ａ） ８ 第２図 （ｂ） ２ （Ｃ） ｑ
Claims (4)
- （１） 第１導電汲の半導体基板と・、この基板上に順
次設けられた第１のゲート絶縁膜、浮遊ゲート電極、第
２のゲート絶縁膜及び外部ゲー設けられた第１導電温で
、かつ基板より不純物濃度の大きい不純物層とを具備す
ることを特徴とする不揮発性記憶装置〇 - （２）第１導を凰の半導体基板上に第１のゲート絶縁膜
、浮遊ゲート電極、第２のゲート絶縁膜及び外部ゲート
電極を夫々形成する工程と、全面に被膜を形成する工程
と、この被膜を選択的にエツチングして前記浮遊ゲート
電極及び外部ゲート電極近傍の被膜のみを除去する工程
と、残存する被膜をマスクとして前記基板に第１導電星
でかつ基板より高濃度の不純物を導入し不純物層全形成
する工程と、残存する被膜を除去後外部ゲート電極をマ
スクとして基板に第２導％ＬｆＪＬの不純物を導入しソ
ース、ドレイン領域を形成する工程とを具備することを
特徴とする不揮発性記憶装置の製造方法。 - （３）第１導電屋でかつ基板より高濃度の不純物をイオ
ン注入法により基板に導入することを特徴とする特許請
求の範囲第２項記載の不揮発性記憶装置の製造方法。 - （４）被膜がマグネトロンスパッタ法もしくはプラズマ
ＣＶＤ法により形成された５ｉｎ２膜であることを特徴
とする特許請求の範囲第２項記載の不揮発性記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241863A JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241863A JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134477A true JPS60134477A (ja) | 1985-07-17 |
Family
ID=17080640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241863A Pending JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134477A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481272A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Semiconductor memory device |
| EP0656663A3 (en) * | 1993-12-01 | 1995-08-30 | Nec Corp | Non-liquid semiconductor memory device and erase and manufacture method. |
| US6030869A (en) * | 1997-09-26 | 2000-02-29 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279884A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory device |
| JPS5419372A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Production of semiconductor memory |
-
1983
- 1983-12-23 JP JP58241863A patent/JPS60134477A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279884A (en) * | 1975-12-26 | 1977-07-05 | Nec Corp | Non-volatile semiconductor memory device |
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| US6274901B1 (en) | 1997-09-26 | 2001-08-14 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
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