JPS60206268A - 同期クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、直列に伝送されるデータ列を受信し、それに
よって該直列データに同期したクロック信号を発生させ
るための同期クロック発生回路に関するものであり、更
に詳しくは、文字放送信号のデータを受信し、それに同
期したりシック信号を発生させるのに用いて好適な同期
クロック発生回路に関する。

〔発明の背景〕

文字放送信号は第１図に示した１水平周期（ＩＨ）にお
ける信号フォーマットから明らかなようニ、情報データ
の直前にピット同期信号、フレーム同期信号、データ識
別信号がヘッダとし頁挿入されている。このことは例え
ばテレビジョン学会誌（１９８０）第３４巻第１０号Ｐ
７に記載されている。

文字放送信号を抽出するにはまずこのビット同期信号に
同期したクロック信号を発生させることが必要であり、
このりシック信号によってビット同期信号の後に続く文
字放送信号（情報データ）をデジタル的にサンプリング
して抽出を行なうのが一般的手法である。

従来の技術では文字放送信号のビットレートと等しい周
波数である５、　７３　Ｍｌｌｚのクロック信号を先ず
発生させ、これを遅延回路に通すことにより、位相のみ
異なる同一周波数（５，７３Ｍ）Ｉｚ）のクロック信号
を多数組、多相クロック信号として発生させ、文字放送
信号に含まれるビット同期信号と同期して発生させたス
タートパルス信号（以下、ＳＴＸ信号と称す）に同期し
たタイミングで前記多相クロック信号の各論理レベルを
ラッチし、そのラッチした値を吟味することにより、前
記ビット同期信号の位相に最も近い位相関係にある特定
クロック信号を前記多相タロツク信号の中から一つだけ
選択し、これを同期クロック信号とすることが行なわれ
ている。

第２図は、かかる従来の同期クロック発生回路を示す回
路図である０同図において、１〜７はそれぞれバッファ
（遅延素子）、８〜１５はそれぞれＤ型フリップ７ｐツ
ブ、１６は几ＯＭ（読み出し専用メモリ）、１７．１８
はそれぞれマルチプレクサ、１９．２０はそれぞれ入力
端子、２２〜２９は多相クロック信号、３０〜３７は８
ビット並列信号、である。

第３図は第２図における多相クロック信号２２〜２９の
波形例を示す波形図である。

第２図、第３図を参照して回路動作を説明する０第２図
においてバッフ７１〜７は多段の遅延素子として使用さ
れており、多相クロック発生部を構成する。

今、５．７３　Ｍｕｚの基準信号ＯＳＣを入力端子１９
から入力するとバッファ１個の遅延時間分だけ位相の異
なった同一周波数（５，７３Ｍｌ１ｚ）のクロック信号
をバッファ１の出力から得ることができる。

この遅延したクリック信号を次々と後段のバッフ７２〜
７に入力してやることによって、各バッファ２〜７の各
出力側から位相の異なる多相クリック信号２２〜２９を
発生させることができる。

次にラッチ８〜１５と几０Ｍ１６よりなるデータ抽出位
相判定部では、端子１９とバッファ１〜７の出力側より
出方された多相りシック信号２２〜２９をラッチ８〜１
５に供給する一方、ビット同期信号に同期した前述のＳ
ＴＸ信号を図示せざる何らかの手段により得てラッチパ
ルス入力端子２０より入力して供給する。

第３図から判るように、あるタイミングＴでＳＴＸ信号
が入力されるとラッチ８〜１５は多相クロック信号２２
〜２９のそのタイミングにおける８　ｔＱ　Ｊ２１！レ
ベルをラッチし、８ビット並列信号３０〜３７として几
０Ｍ１６のアドレス入力端子ＡＯ〜Ａ７に入力する。几
０Ｍ１６の内部では、前記アドレスＡｏ、Ａ７に従って
データ抽出に最適なりロック信号（すなわち、この場合
第３図においてＳＴＸ信号の入力タイミングＴの右方向
で最初に立上りエツジを生じるクロック信号２６）が次
段のクリック位相選択部（マルチプレクサ１７．１８）
で選択されるよう几０Ｍ１６の出力４ビツトＡ。

Ｂ、Ｃ，Ｄを定めている。

つまり、第３図において、ＳＴＸ信号の入力タイミング
Ｔというのは、前述したように、サンプリングすべきデ
ータ列（詳しくはそのビット同期信号）に同期したタイ
ミングであるから、このタイミング位相に一番近い位相
関係にあるクロック信号２６が、前記データ列のサンプ
リング用の同期りシック信号として適当と考えられるわ
けである。

以下、具体的に説明する。すでに述べた通り、ＳＴＸ信
号の入力タイミングＴと多相クロック信号２２〜２９０
位相関係が第３図に示した如くであるとすると、ラッチ
された８ビツトの並列信号３０〜３７はＨＨＨＨＬＬＬ
Ｌとなる。この８ピツトのラッチ出力ＨＨＨＨＬＬ　Ｌ
　Ｌの信号が几０Ｍ１６のアドレス入力端子に与えられ
たときに几０Ｍ１６のデータ出力（Ａ、Ｂ、Ｃ，Ｄの４
ビツト）が、次段のり四ツク位相選択部（マルチプレク
サ１７゜１８）にて多相クロック信号２２〜２９のうち
２６のクロック信号を選択して出力端子２１から出力す
るように当該データ出力（Ａ、Ｉ３．Ｃ，Ｄの４ビツト
）を定めておくわけであるＯ第１表に、かかる要求を満
足するＲＯＭ１６の入出力信号の関係の一例を示す。

第１表 次にマルチプレクサ１７，１８からなるクロック位相選
択部を説明するＯ第２表にクロック位相選択部の入出力
信号関係の一例を示す０第２表 几０Ｍ１６の出力信号Ａ、Ｂ、Ｃはマルチプレクサ１７
の選択指定入力信号となり、そのデータ入力ＤＯ−Ｄ７
の中からどのデータ入力を出力端子Ｄｘに出力するかを
選択する。出力端子ＤＸに出力するデータ入力が定まる
と、その反転出力がＤｘ端子に現われるようになってい
る。

ＲＯＭ１６の出力信号（ビット）Ｄはマルチプレクサ１
８に選択指定入力として供給されており、該Ｄビットが
ＩＩのとき、データ入力Ｄｘを、またＬのときデータ入
力ＤＸを、それぞれ選択して出力端子２１より出力する
ようになっている。このことの物理的意味は、第３１図
において、ＳＴＸ信号の入力タイミングＴが期間Ｉの範
囲内にあるときは、第２図のマルチプレクサ１７のＤｘ
出力が出力端子２１から出力され、入力タイミングＴが
期間■の範囲内にあるときは、マルチプレクサ１７のＤ
ｘ出力が出力端子２１から出力されることを意味してい
る。期間Ｉと■を合計すれば丁度クロック信号の１周期
に相当することが第３図から認められるであろう。

このようにして結局、第３図に示した２２〜２９０８組
のクロック信号と、それらの反転信号（ＨｔＬに、Ｌを
Ｈに置き換えた信号）から成る８組のクロック信号との
合計１６組のクロック信号を、りｐツク周期の１周期の
期間（１７５ｎＳｅＣ）内に用意して、それらの中の１
組のクロック信号を同期クロック信号として選択するよ
うにしているわけである。

さて、以上詳しく説明した従来の同期クロック発生回路
においては、ＳＴＸ信号の発生と関連して以下に述べる
ような問題がある０ ８ＴＸ化号とは、先にも述べた通り、文字放送信号等に
含まれるビット同期信号と同期して発生させたスタート
パルス信号のことであるが、かかるＳＴＸ信号の発生方
法としては、ビット同期信号ラフロックパルス列と見な
してそれをカウントするカウンタを用意し、該カウンタ
がクロックパルス（ピット同期信号パルス）を徴発カウ
ントしたとき、カウントし終えたパルスのエツジと同じ
タイミングでカウント出力がＬからＨに転じるようにし
ておき、このようなカウント出力をＳＴＸ信号として用
いる方法がある。

しかしかかる方法による場合、第２図において、ＳＴＸ
信号のタイミングでラッチ８〜１５において多相クロッ
ク信号２２〜２９の各論理レベルがラッチされるのは１
水平走査期間（ＩＨ）あたり１回であり、ビット同期信
号が雑音や伝送歪などによって時間軸方向に変動した場
合、ＳＴＸ信号のタイミングＴが第３図において矢印方
向にゆれ、その結果ラッチされるデータが本来りなのが
Ｈに、またＨなのがＬに、という具合に狂うことがある
。

するとクロック位相選択部では、狂ったデータを基にし
てクリック位相の選択を行なうことになるので、最適で
ない位相のり四ツク信号が選択される結果となることが
ある。

〔発明の目的〕

本発明は、上述のような従来技術の問題点を改善するた
めになされたものであり、従って本発明の目的は、文字
放送信号等に含まれるビット同期信号が雑音や伝送歪等
によって時間軸方向に多少変動することがあっても、そ
れにかかわりなく、常に最適位相のクロック信号が選択
され発生されるようにした同期クロック発生回路を提供
することにある。

〔発明の概要〕

本発明の要点は、第２図におけるＤ型７リツプフロツプ
８〜１５において、ＳＴＸ信号として一つのタイミング
信号を用いるのでなく、ビット同期信号の複数回にわた
る立上りおよび立下りエツジをそれぞれタイミングとし
て用い、各タイミング時点における前記多相クリック信
号の論理レベルを複数回にわたって判定し、その判定結
果の多数決に従ってラッチすることで、ビット同期信号
が雑音や伝送歪により時間軸方′向に一時的に変動した
場合でも、誤ったデータをラッチせず、従ってその後の
最適位相のクロック信号の選択に悪影響が及ばないよう
にした点にある。

〔発明の実施例〕

次に図を参照して本発明の一実施例を説明する。

第４図は本発明の一実施例を示す回路図である〇同図に
おいて第２図におけるのと同じ要素には同じ符号を何し
である。そのほか、４１はインバータ、４２は排他的Ｎ
ＯＲ回路、４３は３人力ＡＮＤ’／’　）　、４４は４
段バイナリカウンタ、４５〜５２はそれぞれラッチ回路
、５３．５４はそれぞれ入力端子、５５はＣ几エツジ信
号、５６〜６３はそれぞれカウンタ出力（ラッチ出力）
、である。

本実施例が、第２図に示した従来例と相違する点は、ラ
ッチ回路４５〜５２０回路構成と、Ｃ几（＋Ｆ号の入力
回路にある。従って、以下、これらの相違点について説
明する。

なニア５、Ｃ比信号とは、クロックランイン信号の略称
であり、一般にはビット同期信号と呼ばれているものの
ことであるが、文字放送の技術分野では、ビット同期信
号とは云わず、Ｃ比信号と呼んでいるので、ここでもＣ
Ｒ比信号しておく◎第４図図は、第４図における要部の
信号波形を示した波形図である。すなわちｌ１ｉ４Ａ図
に見られるように、Ｃ比信号は今、４個のパルスから成
るものとして入力端子５３から入力するものとする。

ＣＲ比信号排他的ＮＯ几回路４２の一方の入力側へ直接
入力すると共に、インバータ４１を介して反転され、Ｃ
Ｒ比信号して排他的ＮＯＲ回路４２の他方の入力側へ供
給される。

インバータ４１を通過することによる遅れ時間をτとす
ると、インバータ４１の出力信号Ｃ几は第４Ａ図に見ら
れる如き波形となる。従って排他的ＮＯＲ回路４２の出
力は、第４Ａ図に見られる如（、ＣＲ比信号立上りエツ
ジ、立下りエツジと同期して発生する８個のパルスとな
る（これがＣ几エツジ信号５５である）。

第４図に戻る。このようにして発生したＣＲエツジ信号
５５は３人力ＡＮＤゲート４３の一方の入力へ印加され
る。他方、４段バイナリカウンタ４４は、最初、端子５
４より入力されるクリア信号ＣＬＲによってクリアされ
るので、その４段目出力４ＤはＬを出力している。従っ
てその反転出力４ＤはＨを出力し、これが３人力ＡＮＤ
ゲート４３の残る２人力の一方に印加されている。

そこで３人力ＡＮＤゲート４３の残る１人力に印加され
るクロック信号２２の論理レベルが仮にＨとすると、３
人力ＡＮＤゲート４３は、第４Ａ図に見られるＣＲエツ
ジ信号５５の論理レベルが［Ｉのとき、出力を発生する
。ＣＢエツジ信号５５は、８個のパルスから成り、従っ
て８回、Ｈとなるので、その８回のタイミングともクロ
ック信号２２がＩ−ルベルにあったとすれば、３人力Ａ
ＮＤゲート４３は８個の出力を発生し、これをカウント
するカウンタ４４は、ＡＮＤゲート４３からの８個の出
力をカウントすると、その４段目出力４１）がＩｉに転
じ、４ＤはＬに転じる。

すなわち、ＣＲエツジ信号５５として発生する／ζζス
ス８個以上にわたって、そのときどきのタイミングでク
ロック信号２２の論理レベルがＨならば、カウンタ４４
の４段目出力４ＤはＨとなり、これがカウンタ出力５６
としてＲＯＭ１６０Ａ。

端子に入力されるのである。

なお、第４Ａ図で、ＣＢ倍信号４個、Ｃ几エツジ信号５
５は８個のそれぞれパルスしか示していないが、実際は
もっと多数、例えばＣ几信号は８個、ＣＲエツジ信号は
１６個位発生する０このような回路構成になっているの
で、クロック信号２２の論理レベルが、雑音や伝送歪等
のために、Ｃ几エツジ信号５５が時間軸方向の変動（ゆ
れ）を受けて、本来Ｈなのが一時的にＬとして検出され
ることがあっても、ＣＲエツジ信号５５としての１６（
ｌｉ！のパルスのうち、その半分に当る８個以上の各タ
イミングでは、盛事的にＨとして検出されるであろうか
ら、そうしだらカウンタ４４の４段目出力４　Ｄｆ：Ｈ
にしで、クロックは号２２の論理レベルはＨであるとし
て几０Ｍ１６に入力する。以後、カウンタ４４の４Ｄ出
力はＬになるので３人力ＡＮＤゲート４３は閉じられる
。

このようにして、クロック信号２２の論理レベルは、本
来はＨなのが一時的にＬとして検出されることがあって
も、誤ってＬとして几０Ｍ１６に取り込まれることはな
い。本来りなのが一時的にＨとして検出される場合も同
様で、このときは４Ｄの出力はＬであって１１になるこ
とはない。

他のラッチ回路４６〜５２についても全く同様である。

第３表に、第３図のタイミングＴが時間軸方向のゆれを
含んだ場合（つまり第４Ａ図のＣＲエツジ信号５５が時
間軸方向の変動を受ける場合）の第４図の回路の動作結
果例を示す。

（以下余白） 第　３　表 ｆｉＳ３図におけるタイミングＴの位相からみて、該タ
イミングＴ（第４Ａ図におけるＣＲエツジ信号５５の時
間軸）がゆれても、信号Ｄ□−Ｄ２はほとんどＩ（とし
て検出され、第３表の１０回目のように大きく変動して
全体的にＬとなる確率は大変少なく、多数決をとった場
合、１０回目のような大変動は無視される結果となり、
カウンタ出力には影響しない。

信号Ｄ５〜Ｄ７についても同様に多数決の結果はＬとな
る。また信号Ｄ３はタイミングＴの変動でＬとして検出
される確率もＤｏ−Ｄ２よりは多いが、第３図のタイミ
ングＴが図示の点線位置を中心として左右に変動するこ
とを考えると、Ｈとして検出される回数のほうが多く、
多数決の結果はＨとなる。信号Ｄ４は同様にＬとなる。

したがって全体で考えると、第３表の１０回目のような
大きな変動はその回数が少ないため多数決によってキャ
ンセルされ、最適位相選択に影響を及ぼさなくなる。

このようにして多数決で判定された８ビット並列信号５
６〜６３はＲＯＭ１６のアドレス人力Ａ。

〜Ａ７となり、以下ＲＯＭ１６およびマルチプレクサ１
７．１８は前述の従来例と同様な動作をすることになる
。

上述の実施例では、位相回路に遅延素子としてバッファ
回路１〜７を用いたが、入力と位相の異なる出力を発生
できるものであればどのような回路方式でもよい。例え
ばデジタル遅延線、コンデンサなどによるものを採用す
ることが考えられる。

また実施列では４段バイナリカウンタを用いて多数決回
路を構成したが、Ｃ几信号（ビット同期信号）のエツジ
ごとに多相クロックをラッチし、その出力をゲートの組
合せで多数決してもよい。

実施例ではＣＲ信号（ビット同期信号）の計１６回にわ
たるエツジで多相クロックの論理レベルの判定を行なっ
ているが、判定回数は１５回以下とした場合でも、少な
くとも従来例よりは雑音等の影響が少なくなる。例えば
８回のエツジパルスで判定を行なう場合はバイナリカウ
ンタは３段で済み、回路構成が簡単になるという効果が
ある。

ＲＯＭ３６は、８本の入力線データに従って最適位相ブ
ロックを選択するに足る出力Ａ、Ｂ、Ｃ。

Ｄを得られるものならば、ＮＡＮＤ回路やＮＯＲ回路の
組み合わせ回路であってもよく、その場合ＲＯＭよりも
回路規模を小さくできるという効果がある。

〔発明の効果〕

本発明によれば、同期クロック発生回路において、多相
クロックの中から最適の位相をもつクロックを判定する
際に、ビット同期信号の複数回にわたるエツジタイミン
グで判定し、その結果の多数決でブロックを選択するよ
うにすることで、ピット同Ｊ’ＪＩ　Ｍ号に時間軸変動
が含まれる場合でも、正しい選択に対する妨害の程度を
減少させることができる。

【図面の簡単な説明】

第１図は文字放送信号の一般的なフォーマットを示す説
舅図、第２図は従来の同期クロック発生回路を示す回路
図、第３図は第２図における多相り四ツク信号の波形例
を示す波形図、第４図は本発明の一実施例を示す回路図
、第４Ａ図は第４図における要部の信号波形を示した波
形図、である０符号説明 １〜７・・・・・・バッファ（遅延素子）、８〜１５・
・・・・・Ｄ型フリップ７０ツブ、１６・・・・・・Ｉ
ＩＬＯＭ（読み出し専用メモリ）、１７，１８・・・・
・・マルチプレクサ、４３・・・・・・３人力ＡＮＤゲ
ート、４４・・・・・・４段バイナリカウンタ、４５〜
５２・・・・・・ラッチ回路代理人　弁理士　並　木　
昭　夫

Claims (1)

【特許請求の範囲】
1. １）成る特定クロック信号からそれと繰り返し周波数は
   同じであるが位相がそれぞれ相違する複数組のクロック
   信号を発生する第１の手段と、直列に伝送されるデータ
   列を受信し該データ列に同期した同期信号を検出する第
   ２の手段と、該同期信号の検出タイミングで前記複数組
   のりシック信号の各す環レベルをラッチする第３の手段
   と、ラッチされた各論理レベルの値を用いて前記複数組
   のクリック信号の中から前記同期信号の位相に対して特
   定の位相関係にあるクロック信号を選択して回期クロッ
   ク信号として出力する第４の手段とから成る同期クロッ
   ク発生回路において、前記第２の手段は前記データ列に
   同期した同期信号をその複数周期にわたって複数回検出
   する手段から成り、前記第３の手段は、前記同期信号の
   複数回の検出タイミングで前記複数組のり四ツク信号の
   各論理レベルをそれぞれ複数回吟味し、吟味した結果を
   多数決原理に従ってラッチする手段から成ることを特徴
   とする同期クロック発生回路。