JPS60207464A - インバ−タの制御回路 - Google Patents
インバ−タの制御回路Info
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- JPS60207464A JPS60207464A JP59062846A JP6284684A JPS60207464A JP S60207464 A JPS60207464 A JP S60207464A JP 59062846 A JP59062846 A JP 59062846A JP 6284684 A JP6284684 A JP 6284684A JP S60207464 A JPS60207464 A JP S60207464A
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- switching element
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、直流ｉｍ源より可変周波数、可変電圧の新
たな交流を作るイン・バークにおいて、出力′電圧波形
並びに出力特性を向上させるための制御回路に関するも
のでしる。
たな交流を作るイン・バークにおいて、出力′電圧波形
並びに出力特性を向上させるための制御回路に関するも
のでしる。
第１図に一般的なインバータの例として三相インバータ
を示す。直流電源より可変周波数、可変電圧の交流を作
るため各相はスイッチング索子四並びにこれに逆並列に
ダイオードＶｔ−接続したものを二個直列にし、それぞ
れ正（ト）側母線と負（ハ）側旬線に拗続している。こ
の二つのスイッチング素子ｃ！ｌ■を第２図に示すよう
に、出力電圧か正弦波状の電圧となるように交互にオン
・オフさせ、可変周波数、可変ｔＥの交流を生成するよ
うになっている。
を示す。直流電源より可変周波数、可変電圧の交流を作
るため各相はスイッチング索子四並びにこれに逆並列に
ダイオードＶｔ−接続したものを二個直列にし、それぞ
れ正（ト）側母線と負（ハ）側旬線に拗続している。こ
の二つのスイッチング素子ｃ！ｌ■を第２図に示すよう
に、出力電圧か正弦波状の電圧となるように交互にオン
・オフさせ、可変周波数、可変ｔＥの交流を生成するよ
うになっている。
さて、第３図は第２図の一部を拡大したもので。
正弦波状の出力を得るだめのスイッチング素子−のオン
・オフ信号の様子を示したものでるる。
・オフ信号の様子を示したものでるる。
第３図Ｔｘのような正側のスイッチング素子−がオンか
らオフに、負側のスイッチング素子−がオフからオンに
転じるような転流時においては。
らオフに、負側のスイッチング素子−がオフからオンに
転じるような転流時においては。
正側の信号をオフすると同時に、負側の信号をオンする
と、オフする側の素子の°オフ遅れにより。
と、オフする側の素子の°オフ遅れにより。
正側、負側の画素子１２■翰が同時にオン状態となり。
′に、源短絡を引き起こす危険性がある。
そこで従来よりこの危険性を除くために、第３因に示す
ように正側、負側の両スイツ≠ング素子（至）四ともオ
ンさせない期間すなわち、短絡防止期ｄ 間ちを入れ、一方のスイッチング素子（２）かオフする
のに十分な時間をおいたのち他方のスイッチング素子ｃ
ｌＩをオンすることにより、亀詠の短絡を防止し二いる
。
ように正側、負側の両スイツ≠ング素子（至）四ともオ
ンさせない期間すなわち、短絡防止期ｄ 間ちを入れ、一方のスイッチング素子（２）かオフする
のに十分な時間をおいたのち他方のスイッチング素子ｃ
ｌＩをオンすることにより、亀詠の短絡を防止し二いる
。
しかしながら、短絡防止期間（’ｒａ）では１両スイッ
チング素子ｃ！ｌｃ！ｌがオンしない時間か生じるため
出力電圧が直流電源の正側に固定されるか負側に固定さ
れるかは、その時点での負荷を流の方向によって決定さ
れる。
チング素子ｃ！ｌｃ！ｌがオンしない時間か生じるため
出力電圧が直流電源の正側に固定されるか負側に固定さ
れるかは、その時点での負荷を流の方向によって決定さ
れる。
従って、出力電圧は負荷の影響ケ受は波形か歪むばかり
でなく、出力端に接続される負荷によっては不安定現象
の要因にもなるものである。
でなく、出力端に接続される負荷によっては不安定現象
の要因にもなるものである。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、各相の出力電流の極性を検出する
ことにより、短絡防止期間（Ｔａ ）を必をとしないイ
ンバータの制御回路を提供することを目的としている。
めになされたもので、各相の出力電流の極性を検出する
ことにより、短絡防止期間（Ｔａ ）を必をとしないイ
ンバータの制御回路を提供することを目的としている。
第４図に示すのが、この発明の一実施例である。
図において１１１はインバータの直流電源、及び−相分
のスイッチング素子、（２１は出力′電流検出器、（３
）は正側、（４）は負側のヒステリシスコンパレータで
。
のスイッチング素子、（２１は出力′電流検出器、（３
）は正側、（４）は負側のヒステリシスコンパレータで
。
′電流検出器（２）の出力に応じて、ΔＥの幅ヒステリ
シスをもって％Ｈ’または′Ｌ′ の信号を出力する。
シスをもって％Ｈ’または′Ｌ′ の信号を出力する。
一方、目標とするインバータ出力を得るためのスイッチ
ング素子のオン・オフ信号は、別回路で作られ２図のＣ
に入力される。（５）はこのオン・オフ信号の遅延４６
号りを作る遅延回路である。
ング素子のオン・オフ信号は、別回路で作られ２図のＣ
に入力される。（５）はこのオン・オフ信号の遅延４６
号りを作る遅延回路である。
さらに（６）の論理回路工でＣ及びＤの信号とコンパレ
ータ（３）の出力信号とから正側１スイッチング素子の
（Ｔｈ号Ｔ＋が作られる。一方、負側の素子の信号Ｔ−
はＣ及び遅延回路（５）とコンパレータ（４）の出＋ 力信号より論理回路■（７）にて作られる１、Ｔ 及び
Ｔ−の各信号はベース駆動回路ｊ８バ９を音道して正側
及び負側のスイッチング素子Ｔｒ＋、 ’ｒｒ−に接続
されている。なおりｌ＋、 Ｄｌ−はダイオード、θ１
は絶縁素子である。７ 次に第４図の回路動作１に第６図から＠８図を用いて説
明する。
ータ（３）の出力信号とから正側１スイッチング素子の
（Ｔｈ号Ｔ＋が作られる。一方、負側の素子の信号Ｔ−
はＣ及び遅延回路（５）とコンパレータ（４）の出＋ 力信号より論理回路■（７）にて作られる１、Ｔ 及び
Ｔ−の各信号はベース駆動回路ｊ８バ９を音道して正側
及び負側のスイッチング素子Ｔｒ＋、 ’ｒｒ−に接続
されている。なおりｌ＋、 Ｄｌ−はダイオード、θ１
は絶縁素子である。７ 次に第４図の回路動作１に第６図から＠８図を用いて説
明する。
ｉｆ、ヒステリシスコンパレータｔ３１ ｔ４１の出力
Ａ及びＢを第５図に示すが、その意味は以下の如くであ
る。第６図に示すのけ′＄Ｌ流ｉがゼロクロスをする部
分を描いたものであるが、ヒステリ７スコンパレータ（
３）が１Ｈ′の出力となるのけ、電流１〉ΔＥ及び１が
２８以上より減少して、セロに子Ｔｒ＋をオンからオフ
にすれは、負荷電流は負１１１１スイツチング素子Ｔｒ
−と並列に接ｈｃされたダイオードＤ１ に転流する領
域で、負側スイッチング素子Ｔｒ−をオンしても決して
その素子Ｔｒ−には一流の流れない区間である。一方、
ヒステリシスコンパレータ（４）の出力は、電流ｉ〈−
ΔＥ及び１が一ΔＥ以下より増加してゼロクロスする捷
での区ＩＪ Ｈを出力するようになされている。以上の
理由により、イら号Ａが出力Ｈの区間でσＴｒ−に、ま
＋ たＢが出力Ｈの１区間では、Ｔｒ にそれぞれオン信号
を与えなくてもよいことになる。そこで、これらの信号
を禁止すればこの区間でげＴｄなしの制御を一行なうこ
とができる。
Ａ及びＢを第５図に示すが、その意味は以下の如くであ
る。第６図に示すのけ′＄Ｌ流ｉがゼロクロスをする部
分を描いたものであるが、ヒステリ７スコンパレータ（
３）が１Ｈ′の出力となるのけ、電流１〉ΔＥ及び１が
２８以上より減少して、セロに子Ｔｒ＋をオンからオフ
にすれは、負荷電流は負１１１１スイツチング素子Ｔｒ
−と並列に接ｈｃされたダイオードＤ１ に転流する領
域で、負側スイッチング素子Ｔｒ−をオンしても決して
その素子Ｔｒ−には一流の流れない区間である。一方、
ヒステリシスコンパレータ（４）の出力は、電流ｉ〈−
ΔＥ及び１が一ΔＥ以下より増加してゼロクロスする捷
での区ＩＪ Ｈを出力するようになされている。以上の
理由により、イら号Ａが出力Ｈの区間でσＴｒ−に、ま
＋ たＢが出力Ｈの１区間では、Ｔｒ にそれぞれオン信号
を与えなくてもよいことになる。そこで、これらの信号
を禁止すればこの区間でげＴｄなしの制御を一行なうこ
とができる。
次に出力Ａ、Ｂ共に′Ｌ“の区間においてに一流の極性
が確立してないために、Ｔｒ十及びＴｒ−共にＰＷＭパ
ターンに従ってオン信号を与えなければならない。つま
り、この区間では従来どおｆｉＴｄを持ったオン信号を
与えることになる。
が確立してないために、Ｔｒ十及びＴｒ−共にＰＷＭパ
ターンに従ってオン信号を与えなければならない。つま
り、この区間では従来どおｆｉＴｄを持ったオン信号を
与えることになる。
以上のような信号処理全行なうのが論理回路■（６）及
び■（７）であるが、実際の回路動作を８ｇ８図に従っ
て説明する。
び■（７）であるが、実際の回路動作を８ｇ８図に従っ
て説明する。
イ＝−ｓＣは目標とするＰＷＭパターンである。この信
号ＣＶＣ対し短絡防止に必要な時間Ｔｄだけ遅れた信号
りを第４図の遅延回路（５１により作っておく。
号ＣＶＣ対し短絡防止に必要な時間Ｔｄだけ遅れた信号
りを第４図の遅延回路（５１により作っておく。
一方、電流１の時間変化に対して、２つのヒステリシス
コンパレータｔ３１ ＋４１は２図の八及びＢの信号を
出力するので、正側Ｔｒ＋、負仙Ｔ負側に加える十 − べき信号をＴ 、Ｔ と記すと上記の説明より十 Ｔ 、＝Ｃ−Ａ＋Ｃ−Ｄ−Ａ、Ｂ Ｔ ＝Ｃ−Ｂ＋Ｃ，Ｄ−Ａ、Ｂ とすればよい。従って、論理回路■及びＩｔ （６１＋
７１では上式を満たすようになされている。
コンパレータｔ３１ ＋４１は２図の八及びＢの信号を
出力するので、正側Ｔｒ＋、負仙Ｔ負側に加える十 − べき信号をＴ 、Ｔ と記すと上記の説明より十 Ｔ 、＝Ｃ−Ａ＋Ｃ−Ｄ−Ａ、Ｂ Ｔ ＝Ｃ−Ｂ＋Ｃ，Ｄ−Ａ、Ｂ とすればよい。従って、論理回路■及びＩｔ （６１＋
７１では上式を満たすようになされている。
なお、第４図の側角ｊ回路の電源はＴｒ十のベース駆動
回路の電源を共有しており、信号Ｔ−は、絶縁素子Ｑｆ
）全通してＴｒ′−に加えられている。以上のような描
成のため発明部分の回路を伺加しても電源の新設は行な
う必要はない。
回路の電源を共有しており、信号Ｔ−は、絶縁素子Ｑｆ
）全通してＴｒ′−に加えられている。以上のような描
成のため発明部分の回路を伺加しても電源の新設は行な
う必要はない。
なお２ この実施例では、三相ＰＷＭインパークについ
て示したか、三相でなくてもよく、単相や６相などの多
相インバータでもよい。
て示したか、三相でなくてもよく、単相や６相などの多
相インバータでもよい。
十 −
また図ＶＣはスイッチング素子Ｔｒ、Ｔｒ として。
トランジスタを示したが、ひＴｏやＭＯＳＦＥＴなど、
他のスイッチング素子であってもよく、上記実施例と同
様の効果１突する。
他のスイッチング素子であってもよく、上記実施例と同
様の効果１突する。
さらに第４図の実施例では、電流検出器（２）、ヒステ
リシスコンパレータ（３１＋４１ 、論理回路Ｉ、ＩＩ
（６＋（７１の電源を正側スイッチング素子Ｔｒ＋のベ
ース駆動用を源と共用しているが、第９図に示すように
絶縁素子（Ｉｌｌ（ｌａを設は別の電源を用いてもよい
。
リシスコンパレータ（３１＋４１ 、論理回路Ｉ、ＩＩ
（６＋（７１の電源を正側スイッチング素子Ｔｒ＋のベ
ース駆動用を源と共用しているが、第９図に示すように
絶縁素子（Ｉｌｌ（ｌａを設は別の電源を用いてもよい
。
寸だ、電流検出器（２）自体をインバータ出力線から絶
縁された構造のものを用いても上記実施例と同様の効果
を奏する。
縁された構造のものを用いても上記実施例と同様の効果
を奏する。
以上のようにこの発明によれは、電流極性を検出し２％
電流極性確定している期間では、スイッチング素子のオ
ンオフ信号を制限するようにしたので９例えば第４図に
おいて、オンする素子〃・。
電流極性確定している期間では、スイッチング素子のオ
ンオフ信号を制限するようにしたので９例えば第４図に
おいて、オンする素子〃・。
十−十
Ｔｒ−＋Ｄｉ−＋Ｔｒ のような場合には、短絡防止期
間は完全に無くせる。また Ｔｒ十→Ｄ１−→Ｔｒ−→
＋ ＋ Ｄ１→Ｔｒ のような時でもＤ１＋及びＤｌ−のオン期
間が、短絡防止期間より大の時は短終防止の影響は出力
には表われない。従って、インパークの出力′屯田はき
わめて良好なものとなり、短絡防止に起因する負荷の不
安定及び、出力電圧の減少をほとんど除去することがで
きる。
間は完全に無くせる。また Ｔｒ十→Ｄ１−→Ｔｒ−→
＋ ＋ Ｄ１→Ｔｒ のような時でもＤ１＋及びＤｌ−のオン期
間が、短絡防止期間より大の時は短終防止の影響は出力
には表われない。従って、インパークの出力′屯田はき
わめて良好なものとなり、短絡防止に起因する負荷の不
安定及び、出力電圧の減少をほとんど除去することがで
きる。
さらに２発明部分の回路については１％殊部品を用いる
必要はなく、また電源についても、正側素子のベース駆
動用を源を共用できることから。
必要はなく、また電源についても、正側素子のベース駆
動用を源を共用できることから。
きわめて安価にできる特徴も有する。
第１図は、一般的な三相インバータの構成図。
＆！２図はそのインバータの出力波形図、第３図はイン
バータスイッチング素子のオン・オン信号の拡大図、第
４図〜第８図はこの発ゆＪの一実施例を示し、第４図は
回路構成図、第５図はそのヒステリシスコンパレータの
出力を示す図で、第１図（ａ）はコンパレータ（３１の
出力を、また第考図（ｂ）はコンパレータ（４）の出力
を示す。第６図はインバータ出力電流１に対する信号説
明図、第１図は正１バー１スイ＋ ツチング素子１゛ｒ オフ時の電流の流れを示す説明図
、第８図は実際の回路動作時における出力図。 第９図は本発明の他の実施例を示す回路図である。 図において、（１）はインバータの直流を源と一相分の
回路、（２１は電流検出器、 ＋３１＋４１はヒステリ
シスコノパレータ、（５）は遅延回路、 （６１（７１
は論理回路。 ＋８１ ＋９１ Ｈベース駆動回路、 （ＩＩＱＩＩ（
１７Ｊは絶縁素子、Ｔｒ＋は正側のスイッチング素子、
Ｔｒ−は負側のスイツ十 − チング素子、Ｄｉ 、 Ｄ、ｉ ばそれぞれダイオード
である。 なお１図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 第３図 第４図 第５図 （α） 第６図 る 弗７図 り 第９図
バータスイッチング素子のオン・オン信号の拡大図、第
４図〜第８図はこの発ゆＪの一実施例を示し、第４図は
回路構成図、第５図はそのヒステリシスコンパレータの
出力を示す図で、第１図（ａ）はコンパレータ（３１の
出力を、また第考図（ｂ）はコンパレータ（４）の出力
を示す。第６図はインバータ出力電流１に対する信号説
明図、第１図は正１バー１スイ＋ ツチング素子１゛ｒ オフ時の電流の流れを示す説明図
、第８図は実際の回路動作時における出力図。 第９図は本発明の他の実施例を示す回路図である。 図において、（１）はインバータの直流を源と一相分の
回路、（２１は電流検出器、 ＋３１＋４１はヒステリ
シスコノパレータ、（５）は遅延回路、 （６１（７１
は論理回路。 ＋８１ ＋９１ Ｈベース駆動回路、 （ＩＩＱＩＩ（
１７Ｊは絶縁素子、Ｔｒ＋は正側のスイッチング素子、
Ｔｒ−は負側のスイツ十 − チング素子、Ｄｉ 、 Ｄ、ｉ ばそれぞれダイオード
である。 なお１図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 第３図 第４図 第５図 （α） 第６図 る 弗７図 り 第９図
Claims (5)
- （１） 直流電源より、スイッチング素子を用いてＥ］
変周波数、可変電圧の交流電源を作るインバータの制御
回路において、該インバータ出力の各相に電流検出器を
設け、該電流検出器出力よりの出力電流の極性を判別し
、この極性に応じて該インバータの各相の正側と負側の
スイッチング素子に与えるオンオフ信号を規定すること
を特徴とするインバータの制御回路。 - （２） インバータの出力電流極性が、インパークから
負荷方向の時には、負側のスイッチング素子のオン信号
音、逆に負荷からインバータにわＩＬれ込む方向の時に
は正側のスイッチング素子のオン伯信号をそれぞれ泉止
することを特徴とする特許請求の範囲第１項に記載のイ
ンバータの制御回路。 - （３）電流検出器の出力より、インバータ出力電流の極
性を判別する手段として、正方向判別と負方向判別のた
めにそれぞれ１個つつのヒステリシスコンパレータを用
いることを特徴とする特許請求の範囲第１項に記載のイ
ンバータの制徊１回路。 - （４）正方向検出のヒステリシスコンパレークの出力を
Ａ、負方向検出のその出力をＢ、インバーター相分の目
標とする出力（８号をＣ，Ｃに対しである時間だけ遅れ
た信号ｉＤとするとき、インバ十 一部の正側スイッチング素子の信号Ｔ 及び負ｌ１１１
１素子の信号Ｔ を論理式 ％式％ に従い決定する論理決定手段を有することを特徴とする
特許請求の範囲第２項に記載のインバータの制御回路。 - （５）各相の電流検出器、ヒステリノスコ／バＩ／−り
、の電源を、それぞれの相の正側スイッチング素子のベ
ース駆動用電源と共用したことを特徴とする特許請求の
範囲第３項に記載のインバータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062846A JPS60207464A (ja) | 1984-03-30 | 1984-03-30 | インバ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062846A JPS60207464A (ja) | 1984-03-30 | 1984-03-30 | インバ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60207464A true JPS60207464A (ja) | 1985-10-19 |
Family
ID=13212076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062846A Pending JPS60207464A (ja) | 1984-03-30 | 1984-03-30 | インバ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290361A (ja) * | 1986-06-06 | 1987-12-17 | Fuji Electric Co Ltd | パルス幅変調制御インバ−タの制御方式 |
| JPS63129869A (ja) * | 1986-11-19 | 1988-06-02 | Mitsubishi Electric Corp | インバ−タ制御装置 |
| JP2006174625A (ja) * | 2004-12-17 | 2006-06-29 | Fuji Electric Holdings Co Ltd | 電力変換器のｐｗｍ制御装置 |
-
1984
- 1984-03-30 JP JP59062846A patent/JPS60207464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290361A (ja) * | 1986-06-06 | 1987-12-17 | Fuji Electric Co Ltd | パルス幅変調制御インバ−タの制御方式 |
| JPS63129869A (ja) * | 1986-11-19 | 1988-06-02 | Mitsubishi Electric Corp | インバ−タ制御装置 |
| JP2006174625A (ja) * | 2004-12-17 | 2006-06-29 | Fuji Electric Holdings Co Ltd | 電力変換器のｐｗｍ制御装置 |
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