JPS60209859A - デ−タ記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号やパターン信号等のデータを同時に動
作出来る複数個のメモリに記憶する時に、記憶したデー
タを９０度単位の任意の回転した方向から縮小したデー
タを読出し得るようにしたデータ記憶方法に関する。

従来例の構成とその問題点 最近、文書等の画像データをスキャナ等の入力装置で読
取り、読取った画像データを大容量の記憶装置に順次記
憶し、この記憶装置に記憶されている画像データを必要
に応じて取出し、これをＣＲＴディスプレイ装置やプリ
ンタ等の出力装置に出力する画像ファイリング装置が開
発されている。このような画像ファイリング装置におい
ては、読取られた画像データは一頁分をまず画像メモリ
に記憶した後、記憶装置に記憶する。また、記憶装置か
ら読出された画像データは一頁分をまず画像メモリに記
憶した後、ＣＲＴディスプレイ装置やプリンタ等の出力
装置に出力する構成となっている。

第１図は入力される原稿（文書）を示す図で、一般に取
扱われる文書には（ａ）に示すように縦長に書かれた文
書だけでなく、図面等で（ｂ）に示すように横長に書か
れた文書、（Ｃ）に示すように２ペ一ジ分の内容を１枚
にした文書がある。このような文書を全て第１図（ａ）
に示すように縦長に書かれた文書であることを基準とし
て第１図（ａ）〜（Ｃ）を同じ方法でスキャナ等の入力
装置で読取りメモリに記憶する場合に、メモリに書かれ
ているデータを読取りＣＲＴディスプレイ装置に表示す
ると第１図（ｂ）及び（Ｃ）の内容１４９０度回転して
表示される。また、入力時に第１図（２Ｌ）のデータが
１８０度回転して読込捷れた時はＣＲＴディスプレイ装
置に１８０度回転して表示される。第２図は読取ったま
１の状態でＣＲＴディスプレイ装置に表示された図を示
す０このため、ＣＲＴディスプレイ装置に人間が見易い
状態で表示しようとすると、第３図に示すように表示す
ればよく、第２図（ｂ）は右へ９０度回転、第２図（０
）は左へ９０度回転、第２図（ｄ）は１８０度回転して
表示する。従って、メモリからＣＲＴディスプレイ装置
にデータを転送する時に電子的にデータを９０度回転成
いは１８０度回転して転送する必要がある。

一方、ＣＲＴディスプレイ装置の表示ドツト数に制限が
あると、読取られた記憶装置に記憶されている原稿−貴
公の画像データを表示することが出来ない。また、プリ
ンタのサイズにも制限があると原稿−貴公の画像データ
をプリント出力することが出来ない。従って、このよう
な場合には、もとの画像データをサンプリングして縮小
し、ＣＲＴディスプレイ装置に表示或いはプリンタへ出
力する必要がある。

従来、上記のような回転制御が容易に行えるようなメモ
リの構成とデータの記憶方法として以下の方法がある。

第４図は読取られた原稿の走査方向を示す図で、第６図
は回転制御が容易に行える従来のメモリ構成図である。

第４図に示す読取られた原稿が横走査（行方向）８６４
ドツト、縦走査（列′方向）１１５２ライン（ドツト）
として説明する。従って、対象とする文書のデータ量ｆ
ｄ８６４Ｘ１１６２でビットとなる。メモリをＩ　Ｘ６
４にワードの容量を持つ記憶素子（ＲＡＭ　）で構成し
ようとすると１６個のＲＡＭが必要となる。この場合に
おいて回転制御が容−易に行えるよう、第６図のように
１６個のＲＡＭを４×４のマトリックス状に配列する。

データの出込みは次のような方法に基づいて行う。

各ラインのデータ（８６４ビツト）は第６図に示すよう
に、４ビツトずつ２１６ブロノクに分割する。各ブロッ
クの１ビツト目はマトリックス状に配列されたＲＡＭの
１列目に、以下２ビツト目は２タリ目に、３ビツト目は
３タリ目に、４ビツト目は４列目に書込む。捷だ、４に
−３（ｋは正の整数）ライン目のデータはマトリックス
状に配列されたＲＡＭの１行目に、以下４に一２ライン
目のデータは２行目に、４に一１ライン目のデータは３
行目に、４にライン目のデータは４行目に書込む。従っ
て、ｌライン目における各ブロックのｊビット目のデー
タは１＋　ｎｏｄ４（１−１）行ｊタリ目のＲＡＭに書
かれる。（ｍｏｄ４　ｉはｉを４で割った余りを表す） 上記のようなデータの書込み方法により、任意の方向か
ら４ビツトずつのデータを読出すことが出来、９０度単
位で回転したデータを読出せる。

しかし、上記に示した従来のメモリ構成と記憶方式では
データを一度に４ビツトずつしか扱うことが出来ず、よ
り高速にデータの書込み、読取りを行うためには、ＲＡ
Ｍへの書込み速度及び読取り速度を上げるか或いはマト
リックスを構成するＲＡＭを多くし一度に扱うビット数
を増やさなければならない。

しかしながら、速度を上げようとしても、その処理速度
はＲＡＭの最大処理速度以上速くすることが出来ない。

従って、マトリックスを構成するＲＡＭを多くし一度に
扱うビット数を増やし高速にデータの書込み、読取りを
行う場合を考えると、３倍の処理速度にするためにはデ
ータを一度に１２ビツトずつ扱う必要がありマトリック
ス構成を１２Ｘ１２の構成にしなければならず、この場
合１４４個のＲＡＭが必要となる。一般に速度をｍ倍に
するとｍの２乗倍に比例して必要なＲＡＭの個数が増大
し、回路の必要面積の増大化及びコスト高を招く欠点が
ある。

また、従来データの縮小に際しては、並列に（第６図の
メモリ構成では４ビツトずつ）データを読出した後、デ
ータをサンプリングして縮小すると言う方法が取られて
いる。そのために、データの縮小率に応して並列に取扱
えるビット数が変化し、画像メモリから読出しＣＲＴデ
ィスプレイ装置やプリンタへのデータの転送速度が低下
するか、或いはＣＲＴティスプレィ装置やプリンタへの
データの転送速度が規定されていると、読出し速度を縮
小率に応じて高速にしなければならない欠点がある。

発明の目的 本発明の目的は画像信号等のデータをＮ個の同時に動作
するメモリへの書込みに際して、縮小率が特定の場合に
縮小率に関係なくサンプリングして縮小されたデータを
、Ｎビットずつ並列に９０度単位の任意の方向からデー
タの読出し得るだめのデータ記憶方法を提供することで
ある。

発明の構成 本発明では、データを行方向、列方向にそれぞれＮＸＭ
（Ｎは２以上の正の整数、Ｍ＝ｎ×Ｎ’；ｎはＮの約数
、ｉ≧０の整数）ビットごとに分割し、（ＮＸＭ　）Ｘ
（ＮＸＭ　）ビットのデータをブロック単位として扱い
、各ブロック内における同一行内のデータ及び同一列内
のデータをｍ　（ｍ＝ｎＸＮｉで且つＭの約数）ビット
ごとにサンプリングした結果を順にＮビットごとにグル
ープ分けした場合に、全てのサンプリング状態において
各グループ内のＮ個のデータは並列に動作可能なＮ個の
独立したメモリに分解して記憶されているように（ＮＸ
Ｍ）Ｘ（ＮＸＭ）個のデータの記憶方法を定め、Ｎビッ
トずつ並列にデータを読出し得るようにする。

実施例の説明 以下本発明の実施例について説明する。

今、対象とする原稿の走査方向及び取扱うデータ量は前
記従来例で用いたのと同じで、第４図に示す走査方向で
あり、横走査（行方向）８６４ドツト、縦走査（列方向
）１１５２ライン（ドツト）で総データ量８６４Ｘ１１
５２ビツトであるとする。

説明を簡単にするために、６ビノトずつ並列に１Ｘ２寸
での縮小が出来る場合を考える。メモリを１　Ｘ６４に
ワードの容量を持つ記憶素子（ＲＡＭ）で構成し、６ビ
ノトずつ並列に動作出来るよう、ＲＡＭをメモリ構成要
素として３個のＲＡＭで１つのメモリを構成し、計６個
の独立したメモリを構成する。第７図は６個の独立した
メモリでメモリ回路を構成した図である。ｍ、　、　ｍ
２．−　、　ｍ６は各メモリを表している。

データの縮小率が１Ｘ２寸でであるので、各データを行
方向、列方向にそれぞれ１２ビツトごとに分Ｆ＋すし、
１２Ｘ１２＝１４４ヒツトのデータをブロックｒ４を位
として扱う。第８図は８６４Ｘ１１５２ヒツトのデータ
を行方向、列方向にそれぞれ１６ヒノトごとに分割した
図で、行方向に７２、列方向に９６、総計６９１２個の
ブロックに分割する。

（ｉ、ｊ）ｉｌｔｉ行］列目のブロックを示している。

更に、ブロック内の１２Ｘ１２ビツトのデータは１行１
列目から行方向に順に１〜１４４までの番号付けを行う
。第９図は番号付けを行ったブロック内の１４４ビツト
のデータを示した図である。

この１４４個の番号付けされたデータの記憶に際しては
行方向に６側盤列に取扱う。従って、ブロック内の各行
のデータを６ビノトずつ順に区切った６ビノトのデータ
は総て異なったメモリに記憶する。更に、この２６６個
の番号付けされたデータは各メモリに以下のように分解
して記憶する。

第１０図は各メモリに記憶するデータを示す図である。

メモリｍ１　には（１，１２，１８，２３゜２９．３４
，４０，４５，５１．５６，６２゜６７．７８，８３，
８９，９４，１００，１０６゜１１１．１１６，１２２
，１２７，１３３，１４４：］のデータを、メモリｍ２
　には（２，７，１３゜２４．３０，３５，４１．４６
，５２，５ア。

６３．６８，７３，８４，９０．９５，１０１　。

１０６．１１２，１１７，１２３，１２８，１３４゜１
３９．）のデータを、メモリｍ３には（ａ　、　ａ　。

１４．１９，２５，３８，４２，４７，５３゜５８．６
４，６９，７４，７９，８５，９６゜１０２．１０７，
１１３，１１８，１２４，１２９゜１３５．１４０）の
データを、メモリｍ４　には（４，９，１６，２０，２
６，３１，３７，４８゜５４．５９．６５．７０．７５
．８０．８６　。

９１．９７，１０８，１１４，１１９，１２５゜１３０
．１３６．１ａ１）のデータを、メモリｍ５には（５，
１０，１６，２１，２７，３２，３８゜４３．４９，６
０，６６．７１．７６．８１　。

８７．９２，９８，１０３，１０９，１２０゜１２６．
１３１．１３７，１４２）のデータを、メモリｍ６には
（６，１１，１７，２２，２８゜３３．３９，４４，５
０．Ｅ＞６．６１．７２゜７７．８２，８８，９３，９
９，１０４，１１０゜１１５．１２１．１３２，１３８
，１４３）のデータを記憶する。

この記憶の方法により、各ブロック内の各行のデータを
６ビツトずつ順に区切ったデータ〔１゜２．３，４，５
．６）、（７，８，９，１０゜１１．１２）、（１３，
１４，１５，１６，１７゜１８〕、・・・・・、〔１３
９，１４０，１４１，１４礼１４３．１４４）及び各列
のデータを６ビツトずつ順に区切ったデータ（１，１３
，２６，３７゜４９．６１）、（７３，８５，９７，１
０９゜１２１．１３３）、（２，１４，２６，３８゜５
０．６２）、・・＝・・、（８４，９６，１０８゜１２
０．１３２，１４４）は総て異なったメモリに記憶され
ている。

また、各ブロック内のデータを行方向に２ビツトごとに
サンプリングした結果の６ビソトのデータ［１，３，５
，７，９，１１）、［１３，１５゜１７．１９，２１．
２３）、・・・、（１’３３゜１３５．１３７，１３９
，１４１．１４３）或いは（２，４，６，８，１０，１
２）、（１４゜１６．１８，２０，２２．２４）、・・
・・、（１３４゜１３６．１３８，１４０，１４２，１
４４）は総て異なったメモリに記憶されている。

また、各ブロック内のデータを列方向に２ビツトごとに
サンプリングした結果の６ビノトのデータ（１，２５，
４９，７３，９７，１２１）　。

（２，２６，５０，７４，９８，１２２）、・・・・・
。

〔１２Ｉ３６，６０．８４，１０８，１３２〕或いは（
１３，３７，６１，８６，１０９，１３３）、（１４，
３８，６２，８６，１１０，１３４）。

−、（２４，４８，７２，９６，１２０，１４４）は総
て異なったメモリに記憶されている。

従って、上記のようにブロック内で行方向に６ビノトず
つ順に区切ったデータ、２ビツトごとにサンプリングし
た結果の６ビノトのデータ及び列方向に６ビノトずつ順
に区切ったデータ、２ビツトごとにサンプリングした結
果の６ビノトのデータが総て異なったメモリに記憶され
ていると、ブロック内においてサンプリングなし、２ビ
ツトごとにサンプリングした場合のそれぞれにおいて、
行方向に６ビット並列に、列方向に６ビツト並列にデー
タの読出しが可能であることから、原データに対して縮
小なしに回転（０°、±９０°、１８０°）したデータ
及び原データに対して１／２に縮小して回転（０°、±
９００，１８０°）したデータを同じ処理速度で高速に
読出すことが出来る。

第１１図は本発明の一実施例を行なう場合の装置の構成
を示したものである。１は直列信号である入力データを
６ビノトの並列信号に変換するＳ／Ｐシフトレジスタ、
２はＦＳ／Ｐシフトレジスタ１からのデータを取込み、
データを巡回シフトするシフトレジスタ、３はシフトレ
ジスタ２からのデータを取込むランチ、４は第７図に示
した６個の独立に動作出来るメモリから構成されたメモ
リ回路、６はメモリ回路４から読出されたデータを取込
み、データを巡回シフトするシフトレジスタ、θはシフ
トレジスタ６からのデータの並びを変換するデータ変換
回路、７はデータ変換回路６から並列信号であるデータ
を取込み、直列信号を変換するＰ／Ｓシフトレジスタ、
８はＰ／Ｓシフトレジスタ６からのデータの取出し方向
を切替えるセレクタ、９は前記各部を制御するコントロ
ール回路である。

上記のような構成において、まずデータの書込み動作に
ついて説明する。

入力データは行方向に走査され、Ｓ／Ｐシフトレジスタ
１で６ビノトとずつ並列信号に変換されるので、捷ず、
（１，１）ブロックの１行目の最初の６ビツトのデータ
、（１，１）ブロックの１行目の後の６ビノトのデータ
、（１，２）ブロックの１行目の最初の６ビツトのデー
タ、・・・・。

（１，７２）フ゛ロックの１４ｊ目の後の６ビノトのデ
ータの順に出込む。続いて、（１，１）ブロックの２イ
ｊ目の１１↓初の６ビノトのデータ、（１，１）ブロッ
クの２行目の後の６ビノトのデータ、（１゜２）ブロッ
クの２行目の最初の６ビノトのデータ。

・　、（１，７２）ブロックの２行目の後の６ビノトの
データの順に書込む。以下、１行目のブロックにおける
３行目から１２行目までのデータの書込みを行う。

以下同様に、２行目のブロックから９６行目のブロック
までのデータの書込みを行う。

シフトレジスタ２では、Ｓ／Ｐシフトレジスタ１で並列
信号に変換された６ビツトの並列のデータ取込み、ブロ
ック内における位置に応じて右方向に巡回シフトして並
びに変換し、ラッチ３にデータを送る。

１行目の最初の６ビツトのデータはそのまま、１行目の
後の６ビツトのデータ及び２行目の最初の６ビノトのデ
ータは１ビツト右方向に巡回シフト、２行目の後の６ビ
ツトのデータ及び３行目の最初の６ビノトのデータは２
ビツト右方向に巡回シフト、３行目の後の６ビノトのデ
ータ及び４行目の最初の６ビツトのデータば３ビツト右
方向に巡回シフト、４行目の後の６ビツトのデータ及び
５行目の最初の６ビノトのデータは４ビツト右方向に巡
回シフト、５行目の後の６ビノトのデータ及び６行目の
最初の６ビツトのデータは５ビツト右方向に巡回シフト
、６行目の後の６ビツトのデータはそのまま、７行目の
最初の６ビツトのデータは１ビツト右方向に巡回シフト
、７行目の後の６ビツトのデータ及び８行目の最初の６
ビツトのデータは２ピント右方向に巡回シフト、８行目
の後の６ビノトのデータ及び９行目の最初の６ビツトの
データは３ビツト右方向に巡回シフト、９行目の後の６
ビツトのデータ及び１０行目の最初の６ビツトのデータ
は４ビツト右方向に巡回シフト、１０行目の後の６ビツ
トのデータ及び１１行目の最初の６ビノトのデータは６
ビノト右方向に巡回シフト、１１行目の後の６ビツトの
データ及び１２行目の最初の６ビノトのデータはそのま
ま、１２行目の後の６ビノトのデータは１ビツト右方向
に巡回シフトしてデータの並びを変換する。第１２図は
シフトレジスタ２に取込まれたデータと巡回シフトして
並びを変換した後のデータを示す図である。

ラッチ３からの番号付けされたデータは、メモリ回路４
の６個のメモリ（ｍ１＋　ｍ２　ｒ　ｍ３　＋　”４１
ｍ５ｍ６）にコントロール回路９から所定のアドレスを
与え第１０図に示したように書込む。

上記の動作によりメモリ回路４へのデータの書込みは完
了する。

次にデータの読出し動作について説明する。

まず、縮小及び回転なしで読出す場合について述べる。

この場合は書込んだ順に読出して行けばよい。

各ブロックの１行目の最初の６ビツトのデータを読出す
時、メモリ回路４のメモリｍ１〜町にコントロール回路
９から所定のアドレスを与え、メモＩＪｆｉ、〜町から
そのブロックの行に対応したデータを読出す。この６飼
のデータはシフトレジスタ６に取込み、その捷まデータ
変換回路６に送る。データ変換回路６ではそのままの並
びのｔｔＰ／Ｓシフトレジスタ７にデータを送り、Ｐ／
Ｓシフトレジスタ７で１〜６の順に直列信りに変換し、
七しクタ８から出力する。

各ブロックの１行目の後の６ビツトのデータを読出す時
、メモリ回路４のメモリ町〜ｍ６にコントロール回路９
から所定のアドレスを与え、メモリ町〜ｍ６からそのブ
ロックの行に対応したデータを読出す。この６個のデー
タはシフトレジスタ５に取込み、１ビツト左方向に巡回
シフトした後のデータをデータ変換回路６に送る。デー
タ変換回路６ではそのま捷の並びのままＰ／Ｓシフトレ
ジスタ７にデータを送り、Ｐ／８シフトレジスタ７で７
〜１２の順に直列信号に変換し、セレクタ８から出力す
る。

以下、各行のデータを６ビノトずつ読出す時、シフトレ
ジスタ６での巡回シフト量を除いて同様の動作を行なう
。シフトレジスタ５での巡回シフト量は８込み時に行な
った方向と逆の方向（左方向）に同じビット数だけ行う
。

以上説明した動作により、出込み時と同じデータが出力
される。

縮小なしで１８０度回転して読出す場合は、第１１図の
メモリ回路４から（９６，７２）ブロックの１２行目の
後の６ビノトのデータ、（９６゜７２）ブロックの１２
行目の最初の６ビノトのデータ、（９６，７１）ブロッ
クの１２行目の最初の６ビノトのデータ、　・・・、（
９６，１）ブロックの１２行目の最初の６ビツトのデー
タが順に読出されるようにメモリ回路４を制御する。続
いて、（９６，７２）ブロックの１１行目の後の６ビソ
トのデータ、（９６，７２）フ゛ロックの１１行目の最
初の６ビツトのデータ、（９６，７１）ブロックの１１
行目の後の６ビツトのデータ、・・・。

（９６，’１）ブロックの１１行目の最初の６ビツトの
データの順に読出されるようにメモリ回路４を制御する
。以下、９６行目のブロックにおける１０行目から１行
目捷でのデータが読出されるようにメモリ回路４を制御
し、９６行目のブロックのデータ読出しを行なう。

以下同様に、９５行目のブロックから１行目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各行のデータを６ビノトずつ読出す時、Ｐ／Ｓシフトレ
ジスタ７での直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小及び回転しないで読出す場合と同
様の動作を行なう。データの出力は、例えば各ブロック
の１行目の最初の６ビツトのデータを読出す時Ｆ１６〜
１、プロツク０１行目の後の６ビノトのデータを読出す
時は１２〜７、各ブロックの２行目の最初の６ビノトの
データを読出す時は１８〜１３の順となる。以上説明し
た動作により、書込み時に対して１８０度回転したデー
タが出力される。

第１３図は回転なし及び１８０度回転して読出した場合
のシフトレジスタ５に取込捷れたデータ、巡回シフトし
て並びを変換した後のデータ、データ変換回路６でデー
タの並びを変換した後のデータ及び直列信すの取出し方
向を示している。

縮小なしで左９０度回転して読出す場合は、第１１図の
メモリ回路４から（１，７２）ブロックの１２列目の最
初の６ヒノトのデータ、　（１，７２）ブロックの１２
列目の後の６ビノトのデータ。

（２，７２）ブロックの１２列目の最初の６ビノトのデ
ータ、−、（９６、７２）ブロックの１２列目の後の６
ビノトのデータが順に読出されるようにメモリ回路４を
制御する。続いて、（１゜７２）ブロックの１１列目の
最初の６ビツトのデータ、（１，７２）ブロックの１１
列目の後の６ビノトのデータ、（２，７２）ブロックの
１１列目の最初の６ビノトのデータ、・・・　、（９６
゜７２）ブロックの１１列目の後の６ビノトのデータの
順に読出されるようにメモリ回路４を制御する。以下、
７２列目のブロックにおける１０列目から１列目捷での
データが読出されるようにメモリ回路４を制御し、７２
列目のブロックのデータ読出しを行なう。

以下同様に、７１列目のブロックから１列目のブロック
捷でのデータの読出しが行われるようにメモリ回路４を
制御する。

各ブロックの１列目の最初の６ビノトのデータを読出す
時、メモリ回路４のメモリ町〜ｍ６にコントロール回路
９から所定のアドレスを与え、メモＩＪ　ｍ１〜町から
そのブロックの列に対応したデータを読出す。この６個
のデータはシフトレジスタ６に取込み、その捷まデータ
変換回路６に送る。データ変換回路６ではそのままの並
びのｔｔＰ／Ｓシフトレジスタ７にデータを送り、Ｐ／
Ｓシフトレジスタ７で１〜６１の順に直列信号に変換し
、セレクタ８から出力する。

各ブロックの１列目の後の６ビノトのデータを読出す時
、メモリ回路４のメモリｍｘ〜ｍ６にコントロール回路
９から所定のアドレスを与え、メモリ町〜”ｌｉからそ
のブロックの列に対応したデータを読出す。この６個の
データはシフトレジスタ５に取込み、１ビツト左方向に
巡回シフトした後のデータをデータ変換回路６に送る。

データ変換回路６ではそのままの並びの捷まＰ／Ｓシフ
トレジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７
で７３〜１３３の順に直列信りに変換し、セレクタ８か
ら出力する。

以下、各列のデータを６ビノトずつ読出す時、シフトレ
ジスタ６での巡回／フト量を除いて同”１の動作を行な
う。ソフトレジスタ５での巡回／フト鼠ハ、２列目の最
初の６ヒノトのデータは１ビツト左方向に巡回シフト、
２列目の後の６ビノトのデータ及び３列目の最初の６ビ
ツトのデータは２ビツト左方向に巡回シフト、３列目の
後の６ビノトのデータ及び４列目の最初の６ビツトのデ
ータは３ビツト左方向に巡回シフト、４列目の後の６ビ
ノトのデータ及び６列目の最初の６ビツトのデータは４
ビツト左方向に巡回シフト、６列目の後の６ビツトのデ
ータ及び６列目の最初の６ビノトのデータは６ビツト左
方向に巡回シフト、６列目の後の６ビツトのデータはそ
のまま、７タ１１目の最初の６ビツトのデータは１ビツ
ト左方向に巡回シフト、７列目の後の６ビツトのデータ
及び８列目の最初の６ビノトのデータは２ビツト左方向
に巡回シフト、８列目の後の６ビツトのデータ及び９列
目の最初の６ビノトのデータは３ビツト左方向に巡回シ
フト、９列目の後の６ビノトのデータ及び１０列目の最
初の６ビツトのデータは４ビツト左方向に巡回シフト、
１０列目の後の６ビノトのデータ及び１１列目の最初の
６ビツトのデータは５ヒント左方向に巡回シフト、１１
列目の後の６ビノトのデータ及び１２列目の最初の６ビ
ツトのデータはそのまま、１２列目の後の６ビノトのデ
ータは１ビツト左方向に巡回シフトしてデータの並びを
変換する。

以上説明した動作により、書込み時に対して九０度回転
したデータが出力される。

縮小なしで右９０度回転して読出す場合は、第１１図の
メモリ回路４から（９６，１）ブロックの１列目の後の
６ビノトのデータ、（９６，１）ブロックの１列目の最
初の６ビノトのデータ。

（９５，１）ブロックの１列目の後の６ビノトのデータ
、・・・・・、（１，１）ブロックの１列目の最初の６
ビノトのデータが順に読出されるようにメモリ回路４を
制御する。続いて、（９θ、１）ブロックの２列目の後
の６ビノトのデータ、（９６゜１）ブロックの２列目の
最初の６ビノトのデータ。

（９６，１）ブロックの２列目の後の６ビノトのデータ
、・・・・、（１，１）ブロックの２列目の最初の６ビ
ノトのデータの順に読出されるようにメモリ回路４を制
御する。以下、１列目のブロックにおける３列目から１
２列目捷でのデータが読出されるようにメモリ回路４を
制御し、１列目のブロックのデータ読出しを行う。

以下同様に、２列目のブロックから７２列目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各列のデータを６ビノトずつ読出す時、Ｐ／Ｓシフトレ
ジスタ７での直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小なしで左９０度回転して読出す場
合と同様の動作を行なう。

データの出力は、例えば各ブロックの１列目の最初の６
ビノトのデータを読出す時は６１〜１、ブロックの１列
目の後の６ビノトのデータを読出す時は１３３〜７３、
各ブロックの２列目の最初の６ビノトのデータを読出す
時は６２〜２の順となる。

以上説明した動作により、書込み時に対して右９０度回
転したデータが出力される。

第１４図は左９０度回転及び右９０度回転して読出した
場合のシフトレジスタ５に取込まれたデータ、巡回シフ
トして並びを変換した後のデータ、データ変換回路６で
データの並びを変換した後のデータ及び直列信号の取出
し方向を示している。

行列両方向にそれぞれ１／２に縮小、回転なしで読出す
場合は、第１１図のメモリ回路４から（１，１）フ゛ロ
ックの１行目のデータ、（１，２）ブロックの１行目の
データ、・・・・・・、（１，７２）ブロックの１行目
のデータが６ビノトずつ順に読出されるようにメモリ回
路４を制御する。続いて、（１，１）ブロックの３行目
のデータ、（１，２）フ゛ロックの３行目のデータ、・
・・　、（１，７２）ブロックの３行目のデータが６ビ
ノトずつ順に読出されるようにメモリ回路４を制御する
。以下、１行目のフ゛ロックにおける５行目から１１行
目までの奇数行のデータが続出されるようにメモリ回路
４を制御し、１行目のブロックのデータ読出しを行う。

以下同様に、２行目のブロックから９６行目のブロック
までのデータの読出しが行われるようにメモリ回路４ｆ
：制御する。

各ブロックの１ｔ］目のデータを読出す時、メモリ回路
４のメモリＢ　＋〜ｍ６にコントロール回路９から所定
のアドレスを与え、メモリｍ１〜ｍ６からそのブロック
の行に対応した奇数番目のデータを読出す。この６個の
データはシフトレジスタ６に取込ドその壕まデータ変換
回路６に送る。データ変換回路６ではその並びを変換し
た後Ｐ／Ｆ３シフトレジスタ７にデータを送シ、Ｐ／Ｓ
シフトレジスタ７で１〜１１の順に直列信号に変換し、
セレクタ８から出力する。

各ブロックの３行目のデータを読出す時、メモリ回路４
のメモリｍ　１−ｍ　ｓにコントロール回路９から所定
のアドレスを与え、メモリｍ１−ｍ６からそのブロック
の行に対応した奇数番目のデータを読出す。この６個の
データはシフトレジスタ５に取込み、２ビツト左方向に
巡回シフトした後のデータをデータ変換回路６に送る０
デ一タ変換回路６ではその並びを変換した後Ｐ／Ｓシフ
トレジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７
で２５〜３５の順に直列信号に変換腰セレメタ８から出
力する。

以下、各ブロック内の奇数行のデータを６ビノトずつ読
出す時、シフトレジスタ６での巡回シフト量を除いて同
様の動作を行う。シフトレジスタ５での巡回シフト量は
、５行目のデータば４ビツト左方向に巡回シフトした７
行目のデータｌｄ１ビット左方向に巡回シフト、９行目
のデータは３ビツト左方向に巡回シフト、１１行目のデ
ータは５ビツト左Ｊｊ向に巡回シフトしてデータの並び
を変換する。

以上説明した動作により、再込み時に対して行列両方向
にそれぞれ１／２に縮小したデータが出力される。

行列両方向にそれぞれ１／２に縮小、１８０度回転して
読出す場合は、第１１図のメモリ回路４から（９６，７
２）フ゛ロックの１１行目のデータ。

（９６，７１）フ゛ロックの１１行目のデータ、・・、
（９６，１）フ゛ロックの１１行目のデータが６ビノト
ずつ１＋１に読出されるようにメモリ回路４を制御する
。続いて、（９６，７２）ブロックの９行目のデータ、
　（９６，７１）ブロックの９行目のデータ、・・・、
（９６，１）フ゛ロックの９行目のデータが６ビノトず
つ順に読出されるようにメモリ回路４を制御する。以下
、９６行目のブロックにおける７行目から１行目までの
奇数行のデー　タが読出されるようにメモリ回路４を制
御し、９６行目のブロックのデータ読出しを行う。

以下同様に、９６行目のブロックから１行目のブロック
捷でのデータの読出しが行われるようにメモリ回路４を
制御する。

各ブロック内の奇数行のデータを６ビノトずつ読出す時
、Ｐ／Ｓシフトレジスタ７での直列信号への変換及びセ
レクタ８でのデータの選択を除いて１／２縮小にし、回
転なしで読出す場合と同様の動作を行う。データの出力
は、例えば各ブロックの１行目のデータを読出す時は１
１〜１、各ブロックの３行目のデータを読出す時は３５
〜２６の順となる。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小、１８０度回転したデータが出
力される。

第１５図は１／２に縮小、回転なし及び１８０度回転し
て読出した場合のシフトレジスタ６に取込まれたデータ
、巡回シフトして並びを変換した後のデータ、データ変
換回路６でデータの並びを変換した後のデータ及び直列
信号の取出し方向を示している。

行列両方向にそれぞれ１／２に縮小、左９０度回転して
読出す場合は、第１１図のメモリ回路４から（１，７２
）フ゛ロックの１１タリ目のデータ。

（２，７２）フ゛ロックの１１タリ目のデータ、・・　
・。

（９６，７２）フ゛ロックの１１タリ目のデータが６ピ
ントずつ順に読出されるようにメモリ回路４を制御する
。続いて、（１，７２）ブロックの９列目のデータ、（
２，７２）フ゛ロックの９タリ目のデータ、・、　（９
６、７２）フ゛ロックの９タリ目のデータ、（９６，７
２）フ゛ロックの９夕１ｊ目のデータが６ビツトずつ順
に読出されるようにメモリ回路４を制御する。以下、７
２列目のブロックにおける７列目から１列目までの奇数
列のデータが読出されるようにメモリ回路４を制御し、
７２列目のブロックのデータ読出しを行う。

以下同様に、７１列目のブロックから１列目までのデー
タの読出しが行われるようにメモリ回路４を制御する。

各ブロックの１列目のデータを読出す時、メモリ回路４
のメモリ町〜ｍ６にコントロール回路９から所定のアド
レスを与え、メモリ１１１１−１１６からそのブロック
の列に対応した奇数番目のデータを読出す。この６個の
データはシフトレジスタ６に取込み、そのままデータ変
換回路６に送る。データ変換回路６ではその並びを変換
した後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／Ｓ
シフトレジスタ７で１〜１２１の順に直列信号に変換し
、セレクタ８から出力する。

各ブロックの３列目のデータを読出す時、メモリ回路４
のメモリ町〜ｍ６にコントロール回路９から所定のアド
レスを与え、メモリｍ１〜町からそのブロックの行に対
応した奇数番目のデータを読出す。この６個のデータは
シフトレジスタ６に取込み、２ビツト左方向に巡回シフ
トした後のデータをデータ変換回路６に送る。データ変
換回路６ではその並びを変換した後Ｐ／Ｓシフトレジス
タ７にデータを送り、Ｐ／Ｓシフトレジスタ７で３〜１
２３の順に直列信号に変換し、セレクタ８から出力する
。

以下、各ブロック内の奇数行のデータを６ビツトずつ読
出す時、シフトレジスタ５での巡回シフト量を除いて同
様の動作を行う。シフトレジスタ５での巡回シフト量は
、５列目のデータは４ビツト左方向に巡回シフト、７列
目のデータは１ビツト左方向に巡回シフト、９列目のデ
ータは３ビツト左方向に巡回シフト、１１列目のデータ
は６ビノト左方向に巡回シフトしてデータの並びを変換
する。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小、左９０度回転したデータが出
力される。

行列両方向にそれぞれ１／２に縮小、右９０度回転して
読出す場合は、第１１図のメモリ回路４から（９ｅ、１
）フ゛ロックの１例目のデータ。

（９６，１）フ゛ロックの１タリ目のデータ、・・・・
。

（１，，１）フ゛ロックの１タリ目のデータが６ヒ゛ソ
トずつ順に読出されるようにメモリ回路４を制御する。

続いて、（９６，１）ブロックの３列目のデータ、（９
５，１）フ゛ロックの３タリ目のデータ。

・・・・・、’（１，１）フ゛ロックの１６行目のデー
タが６ピントずつ順に読出されるようにメモリ回路４を
制御する。以下、１列目のブロックにおける６列目から
１１列目までの奇数列のデータが読出されるようにメモ
リ回路４を制御し、１列目のブロックのデータ読出しを
行う。

以下同様に、２列目のブロックから７２列目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各ブロック内の奇数列のデータを６ビツトずつ読出ス時
、Ｐ／Ｓシフトレジスタ７での直列信号への変換及びセ
レクタ８でのデータの選択を除いて１／２に縮小し、左
９０度回転して読出す場合と同様の動作を行なう。デー
タの出力は、例えば各ブロックの１列目のデータを読出
す時は１２１〜１、各ブロックの３列目のデータを読出
す時は１２３〜３の順となる。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小、右９０度回転したデータが出
力される。

第１６図は１／２に縮小、左９０度回転及び右９０度回
転して読出した場合のシフトレジスタ５に取込まれたデ
ータ、巡回シフトして並びを変換した後のデータ、デー
タ変換回路６でデータの並びを変換した後のデータ及び
直列信号の取出し方向を示している。

上記説明した各続出し動作により原データに対して縮小
（１，１／２）及び回転（０°、±９００゜１８００）
したデータが得られる。

以上説明した実施例では書込みを行方向からに指定した
が、列方向からの書込みも同様に行える。

１／２の縮小に関して奇数番目のデータをサンプリング
して取出しているが、データのサンプル位置に関して特
に定めはない。壕だ、行列両方向にそれぞれ同じ縮小率
で縮小しているが、縮小率が例えば行方向縮小なし、列
方向に１／２であると言うように異なってもよい。

上記の説明は６ビツトずつ並列に動作出来るようにし縮
小が１／２までであるが、縮小を１゜１　／２　、１　
／３　、１　／６と行ないたい時は、第１７図に示すよ
うに８６４Ｘ１１５２ビツトのデータを行方向、列方向
にそれぞれ３６ビツトごとに分割し、３６Ｘ３６＝１２
９６ビツトのデータをブロック単位として扱う。更に、
ブロック内の３６Ｘ３６ビノトのデータは１行１列目か
ら行方向に順に１〜１２９６までの番号付けを行う。第
１８図は番号付けを行ったブロック内の１２９６ビツト
のデータを示した図である。

この１２９６個の番号付けされたデータの記憶に際して
は行方向に６個ずつ並列に取扱い、この６ビツトのデー
タをデータ位置に対応させてシフトしてメモリｍ１〜１
１Ｉ６に記憶する。第１９図は番号付けされた１２９６
個のデータをメモリｍ１〜ｍ６に記憶した図を示す。

第１９図に示すように、ブロック内で行方向に６ビツト
ずつ順に区切ったデータ、２ビツトごとにサンプリング
した結果を６ビツトずつ順に区切ったデータ、３ビツト
ごとサンプリングした結果を６ビノトずつ順に区切った
データ、６ビノトごとサンプリングした結果の６ビツト
のデータ及び列方向に６ビノトずつ順に区切ったデータ
、２ビツトごとにサンプリングした結果を６ビノトずつ
順に区切ったデータ、３ビツトごとサンプリングした結
果を６ビツトずつ順に区切ったデータ、６ビノトご々サ
ンプリングした結果の６ビノトのデータが総て異なった
メモリに記憶されていると、ブロック内においてサンプ
リングなし、２ビツトごとにサンプリング、３ビツトご
とにサンプリング、６ビノトごとにサンプリングした場
合のそれぞれにおいて、行方向に６ビノト並列に、列方
向に６ビノト並列にデータの読出しが可能であることか
ら、原データに対して縮小なしに回転（０°。

±９０°、１８００）、原データに対して１／２に縮小
して回転（ｏｏ、±９０°、１８００）、原データに対
して１／３に縮小して回転（０°、±９００，１８ｏ０
）、原データに対して１／６に縮小して回転（０°。

±９００．１８００）　したデータを同じ処理速度で高
速に読出すことが出来る。

一般に、並列に動作するメモリがＮ個、縮小の最大がＭ
（Ｍ＝ｎＸＮｉ；ｎ１ｊＮの約数、ｉ≧０の整数）の場
合において、Ｍ４Ｎの時は、（’ＮＸＭ）Ｘ（ＮＸＭ）
ビットのブロックをＮＸＮビットのグループに区切り、
このグループ内でデータの記憶方法を定め、更にＮＸＮ
ビットのグループ毎にデータの記憶方法を定め、これら
を組合せてブロック内でのデータの記憶方法を定める。

Ｍ＞Ｎ（７）時は、（ＮＸＭ）Ｘ（ＮＸＭ）ビットのブ
ロックをＮ２×Ｎ２のグループに区切り、このグループ
内でｙ−４Ｎの時と同様にデータの記憶方法を定め、更
にＮ２ＸＮ”のグループ毎にデータの記憶方法を定め、
これらを組合せてブロック内でのデータの記憶方法を定
める。

このように記憶することにより、１／ｎｌ（ｍ−ｎｘＮ
ｉで且つｙの約数）に縮小したデータを行方向からも列
方向からもＮビットずつ同時に読出すことが出来る。

より高速にデータの書込み、読出しが出来るようにする
には独立したメモリの構成を例えば、８個、１２個と言
うように増加させればよい。

発明の効果 本発明によれば、次のような効果が得られる。

（１）　メモリを構成するＲＡＭの必要個数及び容量を
増大させることなく一度に扱えるビット数を増やすこと
が出来、高速に任意の方向から書込み、読出し可能とな
る。

（２）縮小率が並列に動作するメモリ数に対して特定の
場合、縮小なしの場合と同じ処理速度で、任意の方向か
ら読出すことが出来る。

（３）画像データをＣＲＴディスプレイ装置に表示しよ
うとする場合、メモリからＣＲＴディスプレイ装置にデ
ータを高速に転送する必要があり、回転、縮小等の制御
があると、従来は画像データを蓄積するメモリ（画像メ
モリ）とＣＲＴディスプレイ装置に表示するデータを蓄
積するメモリ（リフレッシュメモリ）との２種類のメモ
リを持つ方法が用いられているが、本発明のデータ記憶
方法では独立に動作出来るメモリの個数を増やすことに
より、ＣＲＴディスプレイ装置が必要とする速度捷で転
送速度を容易に上げることが出来るので画像メモリとり
フレッシュメモリと共用して一つのメモリのみとするこ
とが出来る。

（４）　（３）項で述べたように画像メモリとりフレッ
シュメモリと共用して一つのメモリの構成とすることが
出来るので、ＣＲＴディスプレイ装置上でのスムーズな
スクロールの処理１回転処理。

縮小処理が容易に、且つ高速に行える。

【図面の簡単な説明】 第１図は入力原稿（文書）を示す図、第２図は入力原稿
（文書）を読取ったままの状態で表示した図、第３図は
入力原稿を見易い状態で表示した図、第４図は入力され
る原稿の走査方向を示す図、第５図は従来のメモリの構
成図、第６図は１ラインのデータをブロックに分割した
図、第７図は６個の独立したメモリでメモリ回路を構成
した図、第８図はデータを行方向、列方向にそれぞれ１
２ビツトごとに分割した図、第９図は番号付けを行った
ブロック内の１４４ビツトのデータを示す図、第１０図
は第７図の各メモリに記憶するデータを示す図、第１１
図は本発明の一実施例におけるデータ記憶方法を行なう
場合の装置の構成図、第１２図は第１１図のシフトレジ
スタ２に取込まれたデータと巡回シフトして並びを変換
した後のデータを示す図、第１３図は行方向に読出した
場合に第１１図のシフトレジスタ５に取込捷れたデータ
、巡回シフトして並びを変換した後のデータ、データ変
換回路６でデータの並びを変換した後のデータ及び直列
信号の取出し方向を示す図、第１４図は列方向に読出し
た場合に第１１図のシフトレジスタ５に取込まれたデー
タ、巡回シフトして並びを変換した後のデータ、データ
変換回路６でデータの並びを変換した後のデータ及び直
列信号の取出し方向を示す図、第１５図は１／２に縮小
して行方向に読出しだ場合に第１１図のシフトレジスタ
６に取込まれたデータ、巡回シフトして並びを変換した
後のデータ、データ変換回路６でデータの並びを変換し
た後のデータ及び直列信号の取出し方向を示す図、第１
６図ば１／２に縮小して列方向に読出しだ場合に第１１
図のシフトレジスタ５に取込捷れたデータ、巡回シフト
して並びを変換した後のデータ、データ変換回路６でデ
ータの並びを変換した後のデータ及び直列信号の取出し
方向を示す図、第１７図はデータを行方向、列方向にそ
れぞれ３６ビツトごとに分割した図、第１８図は番号付
けを行ったブロック内の１２９６ビツトのデータを示し
た図、第１９図は第７図の各メモリに記憶するデータを
示す図である。 １　・Ｓ／Ｐシフトレジスタ、２−・・シフトレジスタ
、３・・・ランチ、４　メモリ回路、５・・シフトレジ
スタ、６・・・　データ変換回路、７　・・・Ｐ／Ｓシ
フトレジスタ、８・・・セレクタ、９−コントロール回
路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名区 憾　８ 第４図 １　８６４ドツト ！　２　３　４ 第８図 第９図 第１０図 第１１図 第１２図 テ目　（リロコｍし］　ンフ上ｙ１築、　Ｅコヱｍ正ａ
口′（２干■四面Ｅ上占４０旧１つ −ｕｚｌ）５ゴ■匹１しＭ　ｉニー−−二−−う−（７
乙［Ｉ；■ｉ１７に■乙］テ＠　ｔｔ）％　−？−−−
：ｏ　％ ′　ｔｚノ＆　ｕ−二一−）［ １（Ｌ）％　乙−一ニー）［ ′　【２）Ｉｊロレ？コｉす３ｊ１】戸１　≦Σ−一一
一二一ニーｌｊ匹口「野丙ｇＩリコ５りンン１ぐ１７１
　（１）　％　−’−−＞　［ ′（２）匠耳那玩日ｎ数４回亜工旺日 テ１１　（＋１　公５コδ５ヨ　ルＣグ、ｚｂ’　Ｅ■
ｉ五ｉＦｄ富Ｅ司（２２日＝山Ｆ侶圧批へ回四画扉回 第１７図 第１８図 ３６、（ｉ−ｔ）すｉ 第１９図 （そのｔ） 第１９図 （そつ２）

Claims (1)

1. 【特許請求の範囲】 データを行方向、列方向にそれぞれＮＸＭ（Ｎは２以上
   の正の整数、Ｍ＝ｎ×Ｎｉ；ｎはＮの約数。 ｉ〉００整数）ビットごとに分割し、（ＮＸＭ）Ｘ（Ｎ
   ＸＭ）ビットのデータをブロック単位として扱い、各ブ
   ロック内における同一行内のデータ及び同一列内のデー
   タをｍ（ｍ＝ｎＸＮ’　で且つＭの約数）ビットごとに
   サンプリングした結果を順にＮビットごとにグループ分
   けした場合に、全てのサンプリング状態において各グル
   ープ内のＮ個のデータは並列に動作可能なＮ個の独立し
   たメモリに分解して記憶されているように各ブロック内
   の（ＮｘＭ　）ｘ（ＮｘＭ　）個のデータを前記Ｎ個の
   メモリに記憶すると表を特徴とするデータ記憶方法。