JPS6069756A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は行方向からのデータも列方向からのデータも高
速に書込、み読出しが出来、また縮小したデータの読出
しを行方向からも列方向からも高速に行ない得るデータ
記憶装置に関する。

従来例の構成とその問題点 独立に動作出来るＮ＝２ｎ個のメモリに対して列方向か
ら及び行方向からのデータをＮビット並列に書込み読出
し及び縮小率か２の指数乗における場合に縮小したデー
タを列方向から及び行方向からも２ｙ１ビット並列に読
出しが出来る方法として、縮小率が最大２３の時全デー
タを行方向、列方向にそれぞれ２６ヒノトごとに分割し
、２ｎ＋ｎ５×２ｎ＋ｎ６　ビットで構成されたブロッ
クを処理単位とし、ブロック内の同−行内及び同一列内
のデータを２ｋ（○≦に≦ｎ３）ビットごとにサンプリ
ングした結果をＮビットごとにグループ分けした場合に
各グループ内の′データが同一メモリに割り振られない
ように並列に動作出来るＮ個の≠−メモリに割り振り記
憶するという方法が考案されている。

ブロック内の同−行内及び同一列内のデータを２ｋ　（
○≦に≦ｎ３）ビットごとにサンプリングした結果を２
ｎビツトごとにグループ分けした場合に各グループ内の
データを総て異なったメモリに割り振り記憶する方法と
して、例えばＮ＝３２゜ｎ３−１の場合を考える。ブロ
ック内の１行目（ｉ＝１〜３２）の最初の３２ピントの
データは１−１ピント巡回シフトして、１行目のデータ
を各メモリの１２８ｋｏ＋ｉ−１番地に、１行目（ｉ＝
１−３２）の後の３２ピツＬのデータｒｒｌｏｄ３２　
１ビット巡回シフトして、１行目のデータを各メモリの
１２８ｋｏ＋ｉ＋３１番地に、１行目（ｉ＝３３−６４
）の最初の３２ビツトのデータはｍ０ｄ３２（ｌ−３２
）ビット巡回シフｌ−Ｌで、１行目のデータを各メモリ
の１２８　ｋ　ｏ　＋　１　＋　６３番地に、１行目（
ｉ＝３３〜６４）の後の３２ビツトのデータはｒｎ　Ｏ
ｄ　３２　（１−３１）ビット巡回シフトして、１行目
のデータを各メモリの１２８ｋｏ＋　ｉ　＋９５番地に
、割り振り記憶する方法である。第１図は番号付けを行
につた６４Ｘ６４ビツトのデータを示す図で、第２図は
第１図のデータを上記の方法で割り振った場合にメモリ
ｒｎ１〜ｍ３２に記憶されるデータを示す図である。

第３図は第２図のように各メモリにデータを割り振る場
合に、列方向での書込み読出しの時メモリに与える下位
のアドレスを示す図で、第３図から明らかなように、列
方向での書込み読出しではメモリに与える下位のアドレ
ス値は１ずつ加算された値（メモｌＪｍ１にｉ（０≦１
≦３１）番地が与えられた時、メモリｍ、にはｍｏｄ３
２　（ｉ＋ｊ−１））が与えられることになる。データ
を％に縮小して読出す時においても同じで、メモリに与
える下位のアドレス値は１ずつ加算された値となる。

このために、各メモリに対してアドレス変換処理したア
ドレスを与える必要があり、Ｎに比例してメモリのアド
レス変換処理に要する回路規模が増大する欠点がある。

また、Ｎが犬きくなると高速に動作出来る巡回シフトレ
ジスタを構成する必要性が起こり、高速に動作出来る素
子を用いることによる発熱の問題が発生する欠点がある
。

発明の目的 本発明の目的は独立に動作出来るＮ　：　２ｎ１＋ｎ２
（固のメモリを有し、行方向からのデータ及び列方向か
らのデータもＮビットずつ並列に書込み読出しを、また
行方向からのデータ及び列方向からのデータを２の指数
束の縮小率で縮小したデータをもＮビットずつ並列に読
出しを行ない得るデータ記憶装置にあって、メモリに対
するアドレス変換処理に要する回路規模の増大を抑制し
、かつデータの並び換えにおいて高速に処理しなければ
ならない部分を軽減させだデータ記憶装置を提供するこ
とである。

発明の構成 上記の目的を達成するために本発明では　ｎ　１＋ｒ１
２４−ｎ３×２ｎ１＋ｎ２＋ｎ３　ビットのデータで構
成されたブロック内を行方向、列方向にそれぞれ２ｎ１
＋ｎ２ビツトことに区切り、２ｎ１＋ｎ２Ｘ２ｎ１＋ｎ
２ビツトのデータて一つのサブブロックとして２ｎ５　
Ｘ　２ｎ５個のサブブロックを構成、サブプロラフ内に
おけるデータを行方向、列方向にそれぞれ２９１ビツト
ごとに区切り、２ｎＩ　Ｘ　２ｎ１ビツトのデータで一
つのユニットとして２ｎ２×２ｎ２個のユニットを構成
し、サブブロック内の行方向（或いは列方向）の２ｎ１
＋ｎ２ビツトの入力データに対して、入力データが属す
る２ｎ２個の各ユニット内で２　ｎ　１ビツトのデータ
が占める位置とブロック内でサブブロックが占める位置
に対応させて所定量をビット単位で巡回シフトするとと
及びブロック内でデータが属する２ｎ２個の各ユニット
が占める位置に対応させて所定量を２ｎｉビット単位で
巡回シフトするととによりデータの並び換えを行なうよ
うにする。独立に動作可能な２ｎ１＋ｎ２４固のメモリ
ｍｍ　・・・・・、　ｒｌ’ｌ　ｎ１＋ｎ２のアト１ｙ
　２Ｉ　２ レス入力ａ。、ａｌ、・・・・＋　ａｎ　−１のｎ１本
に関しては、各メモ＋）　！７１　ｎ　のアドレス入力
を共通２１・ｉ＋１ にしてアドレス値ｕ１　か入力、各メモリーＴ）２ｎ１
．　ｉ＋２のアドレス入力を共通にしてアドレス値ｕ２
が入力、・・・・・、各メモリｍ、　、ｎｌ（０≦１≦
２ｎ２−１　）２円・１＋２ のアドレス入力を共通にしてアドレス値ｕ　２Ｂ　、−
Ｊが入力されるように配線、アドレス入力す。、ｂｌ。

・・・・・＋　ｂｎ　−１のｎ２本に関しては、各メモ
リｍ１のアドレス入力を共通にしてアドレス値ｖ１　か
入力、各メモリｍ２ｎ１＋ｊ　のアドレス入力を共通に
してアドレス値ｖ２が入力、・・・・、各メモリｍ２ｎ
１　（２ｎ２−１　）＋　ｊ　（１≦］≦２ｎ１）のア
ドレス入力を共通にしてアドレス値ｖ２ｎ２　が入力さ
れるように配線、アドレス人力Ｃ６＋　Ｃ４＋　”’　
”’＋　Ｃ２ｎ３　”の２ｎ　本に関しては、各メモリ
ｍ２”　−ｐ＋２””　−ｑ−２ｔ　−ｒのアドレス人
力Ｃｌ　を共通、各メモリｍ２ｎ１．ｐ＋２ｔ＋１．ｑ
−ｒ（Ｏ≦ｌ≦２　ｎ３−１．　ｔ　＝ｍｏｄｎ１１゜
０≦ｐ＜２ｎ２−１．１　＜；ｑ≦２ｎｊ−１−’、　
Ｑ＜ｒ≦２’−１）のアドレス入力Ｃｉを共通に配線し
、アドレス値ｕｘ　（１≦Ｘ≦２ｎ１）は前記ブロック
内における行方向（列方向）からのデータの書込み読出
しの時はデータの位置に応じた同じ値に設定、列方向（
行方向）からのデータの書込み読出しの時は位置に応じ
た個々の値に設定、アドレス値ｖｙ（１≦ｙ≦２ｎ２）
はブロック内における行方向く列方向）からのデータの
書込み読出しの時はデータの位置に応じた同じ値に設定
、列方向（行方向）からのデータの書込み読出しの時は
データの位置に応じた個々の値に設定、各メモリへのア
ドレス人力Ｃｌ　に対しては読出し時の縮小率１／２’
（０≦に≦ｎ３　）に応じた値を入力するようにする。

実施例の説明 以下本発明の実施例について説明する。並列に取扱うの
は従来例と同じでＮ−３２、縮小は％までとする。第４
図は６４Ｘ６４ビツトのブロックを３２Ｘ３２ビツトの
サブブロックに分割し、サブブロックに番号付けを行な
った図である。第５図は３２Ｘ３２ビツトで構成された
サブブロックをユニット分けし、各ユニットに番号付け
を行なった図であり、第６図はユニット内のデータに番
号付けを行なった図である。３２Ｘ３２ビツトで構成さ
れた一つのブロックが第５図に示すように行方向、列方
向にそれぞれ８ビツトずつ区切られ、第６図に示すよう
に８×８ビツトのデータで一つのユニットを形成、１６
ユニットから構成される場合について述べる。

第７図は本発明の一実施例におけるデータ記憶装置のブ
ロック図である。１〜４は３２ビツトの入力データを８
ビツトずつ取込むラッチ、５〜８は２９の共通バスを介
してランチ１〜４の８ビツトのデータをそれぞれ取込む
ラッチ、９〜１２はラッチ５〜９からの８ビツトのデー
タをそれぞれ巡回シフトするシフトレジスタ、１３はラ
ッチ１〜４が共通バス２９上にデータを出力するタイミ
ング及び、ラッチ５〜８が共通バス２８上のデータを取
込むタイミングを制御、またシフトレジスタ９〜１２で
の巡回シフト量を指定制御する入力データ制御回路、１
４は３２ビツトのデータを並列に書込み或いは読出ずこ
とが出来るように３２個の独立に動作可能なメモリで構
成するメモリ回路、１５〜１８はメモリ回路１４から読
出されたデータを８ビツトずつ取込みそのデータを巡回
ソフトするシフトレジスタ、１９〜２２はシフトレジス
タ１５〜１８からのデータを取込むランチ、２３〜２６
は共通バス２９を介してランチ１９〜２２の８ビツトの
データをそれぞれ取込み３２ビツトの出力データが編成
するランチ、２７は縮小して読出した時にシャフルされ
ているデータを正しい並びに変換するデータ並び換え回
路、２８はラッチ１９〜２２が３０の共通バス上にデー
タを出力するタイミング及び、ラッチ２３〜２６が共通
バス３０上のデータを取込むタイミングを制御、またシ
フトレジスタ１５〜１８の巡回シフト量を指定制御、デ
ータ並び換え回路２７を制御する出力データ制御回路で
ある。

第８図はメモリ回路１４のアドレス配線を詳細に記述し
た図である。１０１〜１３２は独立に動作可能な３２個
のメモリｍ１〜ｍ３２であり、アドレス人力ａ０１　ａ
ｌ　１８２はメモリｍ１２ｍ９１ｍ１７２ｍ２５におい
て共通、メモリｍ２２ｍ１゜、ｍ１８２ｍ２６において
共通、・・・・・、メモリｍ８２ｍ１６２ｍ２４１ｍ３
２において共通となるように配線、アドレス人力す。。

ｂｌ　はメモリｍ１〜ｍ８において共通となるように配
線、メモｌＪｍ９〜ｍ１６において共通、メモＩＪ　ｍ
１□〜”２４において共通、メモリｍ２．〜ｍ３２にお
いて共通、アドレス入力’Ｏ１’１はメモリｍ１．ｍ３
゜・・・・・・２ｍ３１において共通、メモリｍ２　、
　ｒｒ１４　、・・・・・・。

”３％おいて共通となるように配線、まだ残りのアドレ
ス入力のｎ。本に関しては総てのメモリに共通に配線す
る。１３３〜１４０は共通に配線した各アドレス入力ａ
。、　ａ　１．ａ　２の値を定めるアドレス変換用のリ
ードオンリー・メモリＲ１〜Ｒ８であり、メモリ回路１
４に与えられたアドレスの値を行方向の取扱いか列方向
の取扱いかに対応−させてアドレスの値を定める。メモ
リＲ１はメモリｍ４゜ｍ９１ｍ１□２ｍ２．のアドレス
値ｕ１、メモリＲ２はメモリｍ２２ｍ１゜２ｍ１８２ｍ
２６のアドレス値ｕ２、・・・・・、メモリＲ８はメモ
リｍ８１ｍ１６２ｍ２４２ｍ３２のアドレス値ｕ８を定
める。１４１〜１４４は共通に配線した各アドレス入力
す。、ｂｌの値を定めるアドレス変換用のリードオンリ
ー・メモリＲ９〜Ｒ１２でありメモリ回路１４に与えら
れたアドレスの値を行方向の取扱いか列方向の取扱いか
に対応させてアドレスの値を定める。メモリＲ９はメモ
リｍ１〜ｍ８のアドレス値ｖ１、メモリＲ１ｏはメモリ
ｍ９〜”１６のアドレス値７２　、メモリＲ１１はメモ
リｍ１□〜”２４のアドレス値ｖ３、メモリ”１２はメ
モリ”２５〜ｍ３２のアドレス値ｖ４　を定める。

１４５．１４６はアドレス人力Ｃ８，ｃｌの値を定める
アドレス変換用のリードオンリー・メモリＲ１３，Ｒ１
４でありメモリ回路１４に与えられたアドレス値を縮小
の有無に対応させてアドレスの値を定める。メモリＲ１
３はメモリｍ１．ｍ３．・・・・・・。

ｍ３１のアドレス値Ｗ１、メモリＲ１４はメモリｍ２゜
ｍ４．・・・・・・７ｍ３２のアドレス値ｗ２を定める
。

３２ｘ３２ビツトで構成されたサブブロックの行方向の
３２ビツトのデータは１列目から３２列目までのデータ
が、列方向の３２ビツトのデータは１行目から３２行目
までのデータが順に並んでいるとし、まずブロック内の
行方向からのデータの書込みの場合について説明する。

入力されてくる３２ビツトのデータは８ビツトずつ順に
４つの単位に分解し、ラッチ１〜４に順に８ビツトずつ
取込む。入力データ制御回路１３はラッチ１〜４に対し
て共通バス２９にデータ出力するタイミング信号を、ラ
ンチ５〜８に対して共通バス２９上のデータを取込むタ
イミング信刊を与える。第９図は入力データ制御回路１
３がランチ１〜４に対して与えるデータ出力するタイミ
ング信号とラッチ５〜８に対して与えるデータを取込む
タイミング信号を示した図で、第９図Ａ〜Ｄはそれぞれ
ランチ１〜４に与えるタイミング信号、Ｅ−Ｈは入力さ
れてくるデータのサブブロック内での行番号に対応して
ランチ５〜８にそれぞれ与えられるタイミング信号であ
る。第１０図（−）は行番号に対応してラッチ６〜８に
与えられるタイミング信号の対応図である。この対応図
よりデータが８ビット単位で巡回シフトされ、ラッチ６
には第５図に示す番号付けされたユニット〔１゜１〕、
［２，４）、（３，３：］、Ｌ：４．２］が、ラッチ６
には［１＋　２１．［＋　１１　（３１４）１（４，３
）が、ラッチ７には（１，３）＋　Ｃ２゜２〕、［３，
１〕、［４，４〕が、５ツチ８に公１Ｃ１，４’３．［
２，３）、［３，２〕、［４，４）が取込まれる。ラッ
チ６〜８からのそれぞれのデータはシフトレジスタ９〜
１２に送られ、シフトレジスタ９〜１２はそれぞれ入力
データ制御回路１３からのシフト量の指令により、サブ
ブロックく１，１〉のユニット内のｉ行目（１≦ｉ≦８
）のデータは１−１ビツト右に巡回シフト、サブブロッ
ク（１，２＞及びサブブロック（２，１）のユニット内
の１行目のデータｍ０ｄ８１ビツト右に巡回シフト、サ
ブブロック＜２．　２＞のユニット内のｉ行目のデータ
はｍ０ｄ８（ｌ＋１）ピント右に巡回シフトする。シフ
トレジスタ９のデータはメモリｍ１〜ｍ８、シフトレジ
スタ１Ｑのデータはメモリｍ９〜ｍ１６、シフトレジス
タ１つのデータはメモリｍ１□〜ｍ２４、シフトレジス
タ１２のデータはメモリ”２５〜”３２に記憶する。

メモリに与えるアドレスに関して、総てのメモリに共通
に配線されたアドレス入力のｎ。本はブロックを規定す
るものでブロック内では一定のアドレス値を与える。ア
ドレス入力ａａａ　に０１　１１　２ 対するアドレス値ｕ１〜ｕ８は行方向からの取扱いの時
、総てのｕｘ（１≦Ｘ≦８）を同じ値にし、各ユニット
内の１行目のデータに対してはｕｉ−１−１のアドレス
値を対応させる。アドレス人力ｂ０．ｂ１　に対するア
ドレス値ｖ１〜ｖ４も行方向からの取扱いの時、総ての
Ｖア　（１≦ｙ≦４）を同じ値にし、サブブロック内の
１行目（１≦ｊ≦４）のユニットに対してｖ、＝】−１
のアドレス値を対応させる。またＷｌとＷ２は同じ値に
しサブブロック（１，１）にはＷｌ−０、サブブロック
（１，２）にはＷ１＝１、サブブロック（２，１）には
Ｗ１＝２、サブブロックく礼　２〉にばＷｌ−３を対応
させる。

第１１図は第４図に示す番号付けされたサブブロックが
上記の方法でメモリに記憶された状態を示す図、第１２
図は第５図に示す番号付けされたユニットが上記の方法
でメモリに記１，０された状態を示す図、第１３図は第
５図に示す番号付けされた各ユニット内のデータがサブ
ブロックの位置に対応して上記の方法でメモリに記憶さ
れた状態を・示す図で、（ａ）はサブブロック〈１，１
〉のユニット内のデータが、（ｂ）はサブブロック（１
，２）及び（２，１）のユニット内のデータが、（Ｃ）
はサブブロック（２，２）のユニット内のデータが記憶
された状態を示す。第１１図〜第１３図においてアドレ
ス入力のうちＣ１，ｃｏ、ｂｌ、ｂｏ、Ｃ２，ａｌ。

ａｏを下位７ビノトとして記憶される番地を記載してい
る。

列方向からの書込みの場合、入力されてくる３２ビツト
のデータは８ビツトずつ順に４つの単位に分解し、ラッ
チ１〜４に順に８ビツトずつ取込む。

入力データ制御回路１３は行方向の場合と同様に、ラン
チ１〜４に対して共通バス２９にデータ出力するタイミ
ング信号（第９図Ａ−Ｄ　）を、ラッチ５〜８に対して
共通バス２８上のデータを取込むタイミング信号（第９
図Ｅ−Ｈ）を入力されてくるデータのサブブロック内で
の列番号に対応して与える。第１０図（ｂ）は列番号に
対応してラッチ５〜８に与えられるタイミング信号の対
応図である。

この対応図より、ラッチ５〜８には行方向の場合と同じ
第５図に示す番号付けされたユニットが取込寸れる。ラ
ッチ５〜８からのそれぞれのデータはシフトレジスタ９
〜１２に送られたデータは入力データ制御回路１３から
のシフト量の指令に」；す、サブブロック（１，１）の
ユニット内のｉ列目（１≦１≦８）のデータはｉ　−１
ピノ］・右に巡回シフト、サブブロック（１，２）及び
サブブロック（２，１）のユニット内のｉ列目のデー　
タはｍｏｄ８　、ｉビット右に巡回シフト、サブブロッ
ク（２，２）のユニット内のｉ列目のデータはｍｏｄ８
（ｉ−Ｍ）ビット右に巡回シフトする。７７トレジスタ
９〜１２のテークは行方向の時と同様にメモリｍ１〜ｍ
３２に記憶する。

メモリに与えるアドレスに関して、アドレス人力ａＯＩ
’１１８２に対するｕｘ　（１≦Ｘ≦８）は列方向から
の取扱いの時、サブブロック（１，１）のユニット内の
ｉ列目のデータに対してｕ　、＝ｍｏｄ８（８−ｉ　十
ｘ　）のアドレスを、ザフ゛フ゛ロックく１゜２〉及び
サブブロック（２，１）のユニット内のｉ列目のデータ
のデータに対してＵ□−ｍｏｄ８（１５−ｉ＋ｘ）のア
ドレスを、サブブロック（２，２）のユニット内のｉ列
目のデータのテークに対してｕｉ＝ｍ□ｄ８（１４−ｉ
　＋ｘ　）のアドレスを対応させる。第１４図はユニッ
ト内の列番号とそれに対応するアドレス値ｕ１〜ｕ８を
示す図である。アドレス人力ｂ０．ｂ１に対するアドレ
ス値ｖｙ　（１≦ｙ≦４）は列方向からの取扱いの時、
ブロック内のｊ行目（１≦］≦４）のユニットに対して
ｖ　ｊ＝ｍｏｄ４（４−ｊ　＋’ｙ　）のアドレスを対
応させる。第１５図はブロック内のユニットの列番号と
それに対応するアドレス値ｖ１〜ｖ４を示す図である。

他のアドレスは行方向の場合と同じである。上記の方法
でメモリにデータを記憶すると、行方向から書込んだ場
合を示す第１１図〜第１３図と全く同じように、データ
のメモリへの割り振り記憶を行なうことが出来る。

次にデータの読出しの場合について説明する。

丑ず行方向の３２ビツトのデータを縮小無しく標準）で
読出す場合、第３図〜第６図に示すフロック内のテーク
は第１１図〜第１３図に示すように記憶されているから
、メモリに与えるアドレスに１￥）１して、行方向から
の書込みの場合と同じ方法で与える。メモリｍ１〜”３
２からデータを読出ず。メモリｍ１〜ｍ８からのデータ
はシフトレジスタ１５、メモリｍ９〜ｍ１６からのデー
タはシフトレジスタ１６、メモリｍ１７〜ｍ２４からの
データはシフトレジスタ１７、メモリ”２５〜ｍ３２か
らのデータはシフトレジスタ１８に取込む。

シフトレジスタ１５〜１８に取出されたテークはサブブ
ロック番号とユニット内の行番号に対応して巡回シフト
されているから、各シフトレジスタ１５〜１８において
出力データ制御回路２７からのシフト量の指令により、
サブブロック〈１゜１〉のユニッ］・内の１行目（１≦
１≦８）のテークはｉ　−１ヒント左に巡回シフト、サ
ブプロ・ツク（１，２＞及Ｏ・サブブロック＜２．１＞
のユニット内の１行目のテークはｍ０ｄ８１ピツ）・左
に巡回シフト、サブフロック（２，２）のユニット内の
１行ＦＥ４（Ｄ−ｊ−夕はｍｏｄｅ　（ｉ　＋１）ビッ
ト左に１＜＜＜回シフトしてもとの状態に戻し、それぞ
れラッチ１９〜２２に送る。ラッチ１９〜２２に取込捷
れた８ビツトずつの３２ビツトのデータはサブブロツク
内の行番号（ユニットの行番号）に対応して８ビット単
位で巡回シフトされているから、もとの状態に戻すため
に出力データ制御回路２７はラッチ１９〜２２に対して
共通バス３ｏにデータ出力するタイミング信号を、ラッ
チ２３〜２６に対して共通バス３０上のデータを取込む
タイミング信号を与える。出力データ制御回路２７がラ
ッチ１９〜２２に対して与えるデータ出力するタイミン
グ信号は第９図Ａ−Ｄで、ラッチ２３〜２６に与えるタ
イミング信号は読出されるデータのブロック内での行番
号に対応して第９図Ｅ−ＬＨをそれぞれ与える。第１６
図（ａ）は行番号に対応してラッチ２３〜２６に与えら
れるタイミング信号の対応図である・データ並び換え回
路２７はラッチ２３〜２６から３２ビツトのデータをそ
のマ丑出カすることにより、データ並び換え回路２７か
ら３２ビツトのデータが１列目から順に３２列目まで並
んだ形で取出せる。

列方向の３２ビツトのテ〜りを縮小無しく標準）で読出
す場合、メモリに与えるアドレスに関して、と同じ方法
で力える。メモリｍ１〜”３２から７７トレジスタ１５
〜１８へ取込むデータは行方向からの読出し時と同じで
ある。

シフトレジスタ１５〜１８に取出されたデータはサブブ
ロック番号とユニット内の列番号に対応して巡回シフト
されているから、各シフトレジスタ１５〜１８において
出力データ制御回路２７がらのシフト量の指令により、
サブブロックく１゜１〉のユニット内の１列目（１≦１
≦８）のデータｄ、ｌ−１ビット左に巡回シフト、ザブ
ブロック（１，２）及びサブブロック（２，１）のユニ
ット内の１列目のデータｌ−Ｊ：ｍｏ’ｄ８ｆヒツト左
に巡回ソフト、サブブロック（２，２＞のユニット内の
１列目のデータｍｏｄ８（ｉ　＋１　）　ビット左に巡
回シフトしてもとの状態に戻し、それぞれラッチ１９〜
２２に送る。ランチ１９〜２２に取込まれだ８ビツトず
つ３２ビツトのデータはサブブロック内の列番号（ユニ
ットの列番号）に対応して８ビット単位で巡回シフトさ
れているから、もとの状態に戻すために出力データ制御
回路２７はラッチ１９〜２２に対して共通バス２９にデ
ータ出力するタイミング信号（第９図Ａ−Ｄ）を、ラッ
チ２３〜２６に対して共通バス２８上のデータを取込む
タイミング信号（第９図Ｅ−Ｈ）を読出されるデータの
ブロック内での列番号に対応して与える。第１６図（ｂ
）は列番号に対応してラッチ１９〜２２に与えられるタ
イミング信号の対応図である。データ並び換え回路２７
はラッチ２３〜２６から３２ビツトのデータをその捷ま
出力することにより、データ並び換え回路２７から３２
ビツトのデータが１列目から順に３２列目まで並んだ形
で取出せる。

％に縮小した３２ビツトの行方向のデータを読出す場合
について述べる。各行の桁数番目のデータを取出すとす
る。メモリに与えるアドレスに関して、アドレス人力Ｃ
６，ＣＩ　に対するアドレス値はブロック内の１〜３２
行目までのデータを読出す時はＷ。−〇、ｗ２＝１のア
ドレス値を与え、ブロック内の３３〜６４行目までのデ
ータを読出す時はｗ１＝２．ｗ２＝３のアドレス値を与
える。

他は行方向から標準での読出し時と同じ方法でＪｊえる
。第１γ図（ａ）は％に縮小して読出す時のブロック内
の行番号とそれに対応するアドレス値ｗつ。

Ｗ２を示す図である。

シフトレジスタ１６〜１已に取出されたデータはブロッ
ク内の行番号に対応して出力データ制御回路２７からの
シフト量の指令により、１行目のデータはｍｏｄ８（ｉ
−１）ヒツト左に巡回シフトし、それぞれランチ１９〜
２２に送る。ランチ１９〜２２に取込丑れた８ビツトず
つの３２ビツトのデータはブロック内の行番号に対応し
て８ヒツト単位で巡回シフトする。出力データ制ａｌ１
回路２Ｙかラッチ１９〜２２に対して与えるデータ出力
するタイミング信号は第９図Ａ−Ｄで、ラッチ２３〜２
６に馬えるタイミンク信号は標準での読出し時同様で第
１６図（、）に示す対応図に従って第９［スＥ−Ｈをそ
れぞれ与える。ラッチ２３〜２６からの３２ビツトのデ
ータは例えば１行目のデータを一ム°、８図に示す１う
に′・２″されたデータの並びとなっているので、デー
タ並び換え回路２７においてシャフルされたデータを元
の並びに変換するとデータ並び換え回路２７から１列目
から順に６４列目までの奇数番目を取った順に並んだ３
２ビツトのデータが取出せる。

％に縮小した３２ビツトの列方向のデータを読出す場合
について述べる。各列の奇数番目のデータを取出すとす
る。メモリに与えるアドレスに関して、アドレス人力Ｃ
８，Ｃ１に対するアドレス値はブロック内の１〜３２列
目までのデータを読出す時はｗｌ−○、ｗ２＝２のアド
レス値を与え、ブロック内の３３〜６４３〜６４列目−
タを読出す時はＷｌ−１２ｗ２＝３のアドレス値を与え
る。

他の列方向から標準での読出し時と同じ方法で与える。

、第１７図■）は％に縮小して読出す時のブロック内の
列番号とそれに対応するアドレス値ｗ１゜Ｗ２を示す図
である。

シフトレジスタ１５〜１８に取出されたデータはブロッ
ク内の列番号に対応して出力データ制御回路２７からの
シフト量の指令により、１列目のデータはｒｎｏ’ｄＢ
　（”　）ビット左に巡回シフトし、それぞれラッチ１
９〜２２に送る。ラッチ１９〜２２に取込まれた８ビツ
トずつの３２ビツトのデータはブロック内の列番号に対
応して８ビｙト単位で巡回シフトする。出力データ制御
回路２７がラッチ１９〜２２に対して与えるデータ出力
するタイミング信号は第９図Ａ−Ｄで、ラッチ２３〜２
６に与えるタイミング信号は標準での読出し時同様で第
１６図（ｂ）に示す対応図に従って第９図Ｅ−Ｈをそれ
ぞれ与える。ラッチ２３〜２６がらの３２ビツトのデー
タの行方向の時と同様にシャフルされたデータの並びと
なっているので、データ並び換え回路２７においてシャ
フルされたデータを元の並びに変換するとデータ並び換
え回路２７から１行目から順に６４行目までの奇数番目
を取った順に３２ビット並んだデータが取出せる。

前記説明した動作により、行方向からのテーク及び列方
向からのデータの書込み、標準の読出し、％に縮小した
読出しを３２ビット並列に行なうとＰ≧１出来る。

前記説明した実施例では入力時に右方向に巡回シフト、
出力時に左方向に巡回シフトしているが、この逆であっ
てもよい。

行方向からのデータの取扱い時はアドレス入力ａ０〜ａ
２に対するアドレス値ｕ１〜ｕ８を総て同じ値にし、列
方向からのデータの取扱い時は変換しているが、逆であ
ってもかまわない。アドレス入力す。、ｂｌに対するア
ドレス値ｖ１〜ｖ４に関しても同様である。

全データを行方向からも列方向からも同じ処理速度で高
速に３２ビツトずつ書込み読出す際は、全データを行方
向、列方向にそれぞれ３２ビツトずつ６４Ｘ６４のブロ
ックに分割し、各ブロック内で前記実施例で説明した動
作を行なえばよい。

発明の効果 本発明により次のような効果が得られる。

（１）２ｎ１＋ｎ２ビツトのデータを２ｎ１　ビットず
つ２ｎ２個の単位に分解し、２ｎ１ビツトのデータを単
位内でビット単位で巡回シフトすること、２ｎ１ビット
単位で巡回ソフトすることとに分けることによって高速
に動作が要求される部分を軽減することが出来る。

（２）独立に動作可能な２ｎ１１２個のメモリｍ１゜ｍ
２．”””、　ｍ　ｎｌ”ｎ２のアドレス人力ａＯ１ａ
１１・・・・・・、ａｎｌ−１のｎ１本に関してのアド
レス値ｕ１〜ｕｎ１、アドレス入力ｂＱ　＋　ｂ１＋　
”’・、、、ｂｎ２−４のｎ２本に関してのアドレス値
ｖ４〜ｖ２ｎ２　とアドレス入力ＣＯ２Ｃ１，・・・・
・・、Ｃ２ｎ５−１の２ｎ３本に関してのアドレスＷ１
〜Ｗ２２ｎ３の変換を行なうたけてよくなり、アドレス
管理に要する回路規模が軽減する。

（３）並列に取扱うデータ２ｎ１＋ｎ２　が増大しても
アドレス管理に要する回路規模はｎ　１＋　ｎ　２に比
例して増加するたけである。

（４）最大の縮小率が１／２６が大きくなってもアドレ
ス管理に要する回路規模はｎ３に比例して増加するだけ
である。

【図面の簡単な説明】

第１図は番号付けを行なった３２Ｘ３２ビツトのデータ
を示す図、第２図は従来のデータのメモリへの割ｐ振り
を示す図、第３図は従来のデータの割シ振シにおける列
方向での取扱い時に各メモリに与えるアドレス値を示す
図、第４図は１ブロツク６４Ｘ６４ビツトで構成された
データをサブブロック分けし、各サブブロックに番号付
けを行なった図、第５図はサブブロック３２Ｘ３２ビツ
トで構成されたデータをユニット分けし、各ユニットに
番号付けを行なった図、第６図はユニット内のデータ番
号付けを行なった図、第７図は本発明の一実施例におけ
るデータ記憶装置のブロック図、第８図はメモリ回路１
４の詳細図、第９図Ａ〜Ｄは入力データ制御回路１３（
出力データ制御御回路１３（出力データ制御回路２７）
がラッチ６〜８（２３〜２６）に対して与えるタイミン
グ信号を示す図、第１０図（、）は行方向の書込み時、
（ｂ）は列方向の書込み時にラッチ５〜８に与えられる
タイミング信号（第９図Ｅ−Ｈ）の対応を示す図５．第
１１図は本発明におけるサブブロックのメモリへの割り
振りを示す図、第１２図は本発明におけるユニットのメ
モリへの割υ振りを示す図、６２ノー−（り 第１３図を本発明における各ユニット内のデータのメモ
リへの割り振りを示す図、第１４図及び第１５図は第１
１図〜第１白図に示すデータの割り振りにおける列方向
での取扱時に各メモリにカえるアドレス値ｕ１〜ｕ８及
びアドレス値ｖ１〜ｖ４を汝咽、第１６図ａ）は行方向
の読出し時、（ｂ）は列方向の読出し時にラッチ２３〜
２６に与えられるタイミング信号（第９図Ｅ−Ｈ）の対
応を示す図、第１７図（ａ）は行方向でのイに縮小して
の読出し時に、０））は列方向での％に縮小しての読出
し時に各メモリに与えるアドレス値Ｗ１．Ｗ２を示す図
、第１８図は％に縮小しての読出し時にラッチ２３〜２
６からの３２ビア）のデータの一例を示す図である９、
１〜８・・・・・・ラッチ、９〜１２・・・・・・シフ
トレジスタ、１３・・・・・・入力データ制御回路、１
４・旧・・メモリ回路、１５〜１８・・・山シフトレジ
スタ、１９〜２６　・・・・ラッチ、２７・・・・・・
出力データ制御回路、七８・・・・・・データ並び換え
回路、２９，３０・・・・・・Ｊｌ、通バス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　３　図 第４図 第５図 第６図 第９図 Ａ　入テｆ（７、ｙｆ１９） Ｂ　′′′チ２（之ツテ２０） Ｃシ・・／チ３（ンヅチ２１４ Ｄ　９　・）４４（＞、ｙ４　ｚ２） 鵠１０図 １α） （ｂ） 第　１１　（２） 第　１２１７１ ３図 （α） ８に２ Ｂわ ｇρ。 第１３ｒ図 第１３図 第１６図 （Ｉ２〕 第１７図 とごン） 第１８図

Claims (1)

1. 【特許請求の範囲】 ｎ　１　＋ｎ　２＋貼　ビット 行方向、列方向にそれぞれ２ で構成されたデータを一つのブロックとし、ブロック内
   におけるデータを行方向、列方向にそれぞｎ１＋ｎ２ れ２　ビットごとに区切り、２１２×２１２ビツトのデ
   ータで一つのサブブロックとして２ｎ３×２６個のサブ
   ブロックを構成、サブブロック内におけるデータを行方
   向、列方向にそれぞれ２ｎ１ビツトごとに区切り、２ｎ
   １×２ｎ２ビ丹のデータで一つのユニットとして２ｎ２
   ×２ｎ２　個のユニットで構成したサブブロック内の行
   方向（或いは列方向）の２１２ビツトの入力データに対
   して、前記入力データが属する２２個の各ユニット内で
   ２１ビツトのデータが占める位置とブロック内でサブブ
   ロックが占める位置に対応させて所定量をビット単位で
   巡回シフトする手段と前記ブロック内で前記入力データ
   が属する２ｎ２個の各ユニットが占める位置に対応させ
   て所定量を２ｎ１ビット単位で巡回シフトする手段とに
   よりデータの並び換えを行なう手段と、前記並び換えを
   行なった入力データｎ１″′ｒ′２ を記憶する独立に動作可能な２　個のメモリｍ１２ｍ２
   ．・・・・・・２ｍ２ｎ１＋？１２を有し、前記２ｎ１
   ＋″ｒ′２　個のメモリのアドレス人力ａＯＩ”１１・
   ・・・・・＋　ａｎｌ−１のｎ１本に関しては、各メモ
   リｍ　、　のアドレス人力２ｎ１・１＋１ を共通にしてアドレス値ｕ１　が入力、各メモリｍ２ｎ
   １０、＋２のアドレス入力を共通にしてアドレス値ｕ２
   が入力、・・・・・・、各メモリｍ２ｎ１．．＋２ｎ１
   のアドレス入力を共通にしてアドレス値ｕ２ｎ１　が入
   力されるように配線、アドレス人力ｂ０．ｂ１．・・・
   ・。 ｂｎ２−１のｎ２本に関しては、各メモｌＪｍ、のアド
   レス入力を共通にしてアドレス値ｖ１　が入力、各メモ
   リｍｎ　のアドレス入力を共通にしてアト２１＋１ Ｖ−値“　が入カバ°°゛°゛・各メ８゛ノ°２・・＜
   　２ｎ２−４）、］のアドレス入力を共通にしてアドレ
   ス値ｖ２ｎ２が入力されるように配線、アドレス人力Ｃ
   ８，Ｃ１゜・・・・・、Ｃ２ｎ２．、．１の２ｎ３本に
   関しては、各メモリｍ２”ｐ＋２”、ｑ−２ｔ−ｒノア
   ドＬ’ス入力Ｊ　ｆ：）％通、各メモリ°２”ｉ　、ｐ
   、２ｔ＋ｉ　’ｑ−ｒのアトＶ−″入力°ｌをに肛配線
   したメモリ回路と、前記アドレス値ｕ　ｘは前記ブロッ
   ク内における行方向（列方向）からのデータ書込み読出
   しの時はデータの位置に応じた同じ値に設定、列方向（
   行方向）からのデータの書込み読出しの時は位置に応じ
   た個々の値に設定する手段と、前記アドレス値Ｖ　ｙは
   前記ブロック内における行方向く列方向）からのデータ
   の書込み読出しの時はデータの位置に応じた同じ値に設
   定、列方向（行方向）からのデータの書込み読出しの時
   はデータの位置に応じた個々の値に設定する手段と、前
   記各メモリへのアドレス人力ｃｌに対して読出し時の縮
   小率１／２　に応じた値を入力する手段と、読出された
   前記ブロック内の行方向く或いは列方向）の２ｎ１＋ｎ
   ２ビツトのデータに対して、２ｎ１ピノｔ・ずつ２２個
   の単位に分解し、前記読出されたデータが前記ブロック
   内で占める位置に対応させて２ｎ　Ｉビットのデータを
   前記分解された単位内で所定量をビット単位で巡回シフ
   トする手段と所定量を２ｎ１ビット鎌位で巡回シフトす
   る手段とによりデータの並び換えを行なう手段と、縮小
   時においてシャフルされているデータを元に復元する手
   段とを具備し、ブロック内の行方向の及び列方向の２ｎ
   １＋ｎ２ビツトのデータの書込み、緒１小率１／２にで
   ブロック内の行方向及び列方向の２ｎ１＋］ｌ］２ビツ
   トのデータの読出しが２ｎ１＋ｎ２ビット並列に行ない
   得ることを特徴とするデータ記憶装置。 ただし、 ”１＋”２＋”３≧１ ０≦ｉ≦２ｎ２　１ １≦】≦２　ｎ　１ ０≦ｌ≦２ｎ３−１ ｔ＝ｍｏｄ　ｌ １ ０≦ｐ≦２ｎ２−１ １≦ｑ≦２ｎ　１−１−ｔ ○≦ｒ≦２−１ １≦Ｘ≦２ｎ１ １≦ｙ≦２　ｎ２ ０≦に≦ｎ３ とする。