JPS603038A - デ−タ記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号やパターン信号等のデータをメモリに
記憶する時に、任意の方向から読出し得るようにしたデ
ータ記憶方法に関する。

従来例の構成とその問題点 第１図ａ　−Ｃは入力される原稿（文書）を示した図で
、一般に取扱われる文書には同図ａに示すように縦長に
書かれた文書だけでなく、図面等で同図すに示すように
横長に書かれた文書、同図Ｃに示すように２ペ一ジ分の
内容を１枚にした文書がある。このような文書を全て第
１図ａに示すように縦長に書かれた文書であることを基
準として第１図ａ〜Ｃの文書を同じ方法でスキャナ等の
入力装置で読取り、メモリに記憶する場合に、メモリに
書かれているデータを読取りＣＲＴディスプレイ装置に
表示すると第１図す及びＣの内容は９０度Ｓ回度て表示
される。７１だ、入力時に第１図ａのデータが１８０度
回軸回転読込剤れた時はＣＲＴディスプレイ装置に＋Ｓ
ＯＳ回度して表示される。第２図ａ−ｃｉは読取った寸
まの状態でＣＲＴデイスプレイ装置に表示された図を示
す。このためＣＲＴディスプレイ装置に人間が見易い状
態で表示しようとすると、第３図ａ−ｄに示すように表
示すればよく、第２図すは右へ９０度Ｓ回度第２図Ｃは
左へ９０度Ｓ回度第２図ｄは１８０度回軸回転表示する
。従って、メモリからＣ’ＲＴティスプレィ装置にデー
タを転送する時に電子的にデータを９Ｑ度回転成いは１
８０度回軸回転転送する必要がある。

従来、」−記のような回転制御が容易に行えるようなメ
モリの構成とデータの記′１意方法として以下の方法が
ある。

第４図は読取られた原稿の走査方向を示す図で、第５図
は回転制御が容易に行える従来のメモリ配置図である。

説明を容易にするために、便宜上第４図に示す読取られ
た原稿が横走査（行方向）１０２４ドツト、　ｉ１１走
査（列方向）１０２４ライン（ドツト）として説明を行
う。従って、対象とする文書のデータ量は１０２４Ｘ１
０２４で約１Ｍビットとなり、メモリｉ１　Ｘ６４にワ
ードの容部金持つ記憶素子（ＲＡＭ）で構成しようとす
ると１６個のＲＡＭが必要となる。この場合において回
転制御が容易に行えるよう、第６図のように１６個のＲ
ＡＭ１４Ｘ４の７トリックス状に配列する。

データの書込みは次の」：うな方法に基づいて行うＯ 各ラインのデータ（１０２４ビツト）は第６図に示すよ
うに、４ビツトずつ２６６ブロノクに分割する。各ブロ
ックの１ビツト目はマトリックスの１タリ目に、２ヒ゛
ノド］旧はマトリックスの２夕１１目に、以下４ビア＋
・目は４×４の７トす、クスの４列目に■込む。

１ライン目・１フ゛ロツクのブーータ（ｆ、Ｊ、マトリ
ックスの１行１」）Ｒ，Ａ　Ｍの０番地Ｑζ、１シイ７
　［１−２ブロツクのデーターマｉ・リノクスの１行［
］のＲＡＭの１番Ｊｉ、ｌ＋に、以下１ライン［１・２
５６ブロノクのデータＣ１１、マトリックスの１行目の
ＲＡＭの２６５番地に柵込む６． ２ラインロ・１７゛ロツクのデーりＣ１，７１−リノク
スの２行］１のＲＡＭ（ＤＯ０番地、２フイン目・２ブ
ロツクのデータけ７トリノクスの２行目のＲＡＭの１番
地に、以下２ライン目・２５６ブロノクのデータし１、
マトリックスの２行目のＲＡＭの２５５番地ＶＣ”ｒｕ
込ＶＪ　。

以下同様に、４ライン目・１ブロツクのテ−りはマトリ
ックスの４行目のＲＡＭの○番Ｊ亀に、４ライン目・２
）゛ロックのデータは７トリノクスの４行目のＲｐ、　
Ｍの１番地に、以下４ライ／［１・２５６）゛ロックの
データは７トす、クスの４行目のＲＡ、Ｍの２５５番地
に書込む。

５ライン目・１ブロツク目のデータは最初の行に戻り、
マトリックスの１行目のＲＡＭの１ライン目が書かれ後
の番地、即ち２６６番地に書込む。

５ライン目・２フ゛ロツク目のデータはマトリックスの
１行目のＲＡＭの２５７番地に、以下６ライン目・２５
６フ゛ロツクのデ〜りは７トリックスの１行目のＲＡＭ
の５１１番地に書込む。

以下６〜８ライン目を同様の操作で行い、９ライン目は
５ライン目のデータが書かれた後の番地から書込む。こ
の操作を行っていくと、一般にｌライン・ｋブロック・
ｉビット目（全体でＵ４ライン拳２５６　Ｘ　（ｋ−１
）　−ｌ−ｉビット目）は、１＋ｍｏｄＡ（ｌ−１）行
・１列目のＲＡＭの２５６Ｘ［：　（ｌ−１）／４〕→
−（ｋ−１）番地に書かれる。（ここで（Ａ）はＡを越
えない最大の整数を表す。）第７図はｍ行ｎ列のＲＡ　
Ｍ　（”ｍｎ　’の各番地に書かれたデータの対応位置
である。（２５６Ｘｊ＋に−１）　番地には、４Ｘｊ＋
ｍライン・ｋブロック・ｎビット目が書かれている。

このように書かれたデータのメモリからの読出しを、椙
込み時と同じ操作で読出すとそのま捷のデータ（０度の
回転）が得られる。

メモリからの読出しを、捷ず１夕１１目の４１固のＲＡ
Ｍの６５２８０，６６０２４．・・・・、２５６Ｘｉ、
・・・、０番地の順に読出し、次に２列目の４個のＲＡ
Ｍの６５２８０．６５０２４　、−　、２５６　Ｘｉ　
、　−。

０番地の順に、以下４列目の４個のＲＡｌｖｉの６５２
８０゜６５０２４、・・　、　５１２ｘｊ　、・・・　
、０番地の順に読出す。４列目才で読出すと、１列目に
戻り６５２８１゜６５０２５、・−，２５６Ｘｉ＋１　
、・　、１番地の順に読出す。これを２〜４列目寸で行
い、寸だ１列目に戻り各番地を１増加して読出す。以−
トの操作を行っていくと右へ９０度回転したデータが得
られるＯ メモリからの読出しを、まず４列目の４個のＲＡＭの２
５５，５１１．川・・、２５６Ｘし２５５．−・・・、
６５５３５番地の順に読出し、次に３列目の４個のＲＡ
Ｍの２６６．５１１．・・・・、２５６ｘｊ＋２５５、
・・・・・・、６５５３６番地の順に、以下１列目の４
個のＲＡＭの２５５，５１１．　・、２５６Ｘｊ→２５
５．・・、６５５３５番地の順に読出ず。１列目−ｆて
読出ずと、４夕１］目に戻り２５４，６１０．　・°。

２５６Ｘｊ＋２５４．−．６６５３４番地の順に読出す
。これ全３〜１列目オで行い、寸だ４列目に戻り各番地
を１減少して読出Ｊ−６以上の操作を行っていくと左へ
９０度回転したデータが得られる。

メモリからの読出しを、まず４行目の４イ固のＲＡＭの
６５５３５．６５６３４　、・、６５２８０−４．・・
・・、６５２８Ｑ番地の順に読出し、次に３行目の４個
のＲＡＭの６５５３５．６５５３４．・・・、６６２８
０−−１．−・−，６５２８０番地の順に、以下１列目
の４個のＲＡＭの６５５３５　、６５６３４　、・・・
、　６５２８０−１．・・・−・、６５２８０番地の順
に読出す。１行目寸で読出すと、４行目に戻り６５２７
９，６６２７８．・、６５０２４−ｉ　、−，６５０２
４番地の順に読出す。これを３〜１゛列目寸で１１い、
寸だ４列目に戻り各番地を２５６減少して読出す。以上
の操作を行っていくと１８０度回転したデータが得られ
る。

上記に示した従来のメモリ構成と記憶方式ではブータラ
一度に４ビツトずつし７か扱うことが出来ず、より高速
にデータの書込み、読取りを行おうとすると、書込み速
度及び読取り速度を−」二げるか或いは７トリノクスを
構成するＲＡＭ−１多クシ一度に扱うビット敬を増やさ
なけねばならない。、しかし、Ｗ１込み速度及び読取り
速度を−１−げ」：うとすると、その処理速度はＲＡ　
’Ｍの最大処理速度以−に速くすることが出来ない。、
従−）て、７トリノクスを構成するＲＡＭを多くし一度
に扱つビット数を増やし高速にデータの書込み、読取り
を１１おうとする場合を考える。２倍の処理速度にする
だめにはデータを一度に８ビットずつ扱う必要かありマ
トリックス構成を８×８の構成にしなければならず、こ
の場合６４個のＲＡＭが必要となる。

一般に速度をｍ倍にするとｍの２乗倍に比例して必要な
ＲＡＭの個数か増大し、回路の必裏面漬の増大化及びコ
スト旨を招く欠点がある。

発明の１］的 本発明の目的は画像は号等のデータのメモリへの書込み
、読出しに際して、使用するメモリの個数を増大させる
ことなく、高速に任意の方向からデータの読出し、■込
みが出来るだめのデータの記憶方法を提供することであ
る。

発明の構成 」二記の目的を達成するために本発明ではデータを行方
向、列方向にそれぞれ並列に動作させるビット単位（Ｎ
ビット）ごとに区切り、ＮｘＮビットのデータを一つの
ブロック単位として扱い、各ブロック内における同一行
内のＮ個の各データ及び同一列内のＮ個の各データは並
列に動作可能なＮ個の独立したメモリの同じメモリ内に
記憶されないようにデータの記憶方法を定め、任意の方
向からＮビット並列してデータの読出し、書込みが出来
るようにするものである。

実施例の説明 以下本発明の一実施例について説明する。

今、対象とず゛る原稿の走査方向及び取扱うデータ量は
従来例で用いたのと同じ第４図に示す走査方向で、横走
査（行方向）１０２４ドツト、縦走査（列方向）　１０
２４ライン（ドツト）で総データ量１０２４Ｘ１０２４
であるとする。メモリを１×６４にワードの容量を持つ
記憶素子（ＲＡＭ）で構成しようとすると１６個のＲＡ
Ｍが必要となる。

８ビットｊ゛つ並列に動作出来る」：うに、ＲＡＭをメ
モリ構成要素として２個のＲＡＭで１つのメモリを構成
し、泪８個の独立したメモリを構成する。）第８図＋ｄ
８個のメモリブロックでメモリを構成し７た図である。

第８図においてｍｌ　−１、ｍｌ　−２。

ｍ２−１　、・・　、ｍ８”２は各ＲＡ　ＭをＭｌ、Ｍ
２．−・・・・、Ｍｓは各メモリを表している６、各デ
ータは行方向、列方向にそれぞれ８ビットごとに分割し
、８Ｘ８＝６４ビツトのデータをブロック単位として扱
う。第９図は１０２４Ｘ１０２４ビツトのデータを行方
向、列方向にそれぞれ８ビットごとに分割した図で、行
方向に１２８、列方向に１２８、総１−１１ｅ、３ｓ４
個のブロックに分割する。（１１１）は１行Ｊ列目のブ
ロックを示している。更に、ブロック内の８×８ビツト
のデータは１行１列目から行方向に順に１〜６４までの
番号伺けを行う。第１０図は番号付けを行ったブロック
内の６４ビットのデータを示した図であるり この６４個の７１￥号イづけされたデータの記憶際して
は行方向に８個並列に取扱う。従って、寸ずブロック内
の１行目の８個のデータＣＩ　＋　２　＋　３＋４．５
，６，７．８）、２行目のデータ（９，１０゜１１　．
１２，１３，１４，１５．１６’ｌ、３行目のデータ１
：１７，１８，１９，２０，２１．２２゜２３．２４）
、４行目のデータ（２６，２６，２７゜２８．２９，３
０，３１．３２）、６行目のデータ（３３，３４，３５
，３６，３７，３Ｂ、３９，４０１）、６行目のデータ
（４１，４２，４３，４４，４５゜４６．４ア、４８〕
、７？ｊ目のデータ（４９，５０゜６１　．６２．６３
．６４．６６．５ｅａｌ、８行目のデータ（５７，５Ｂ
　、’５９．６０．６１．６２゜６３．６４）は全て異
なったメモリに記憶する。

更に、この６４個の番号付けされたデータは各メモリに
以下のように分解して記憶する。

第１１図は各メモリに記憶するデータを示した図である
。メモリＭ１には（１，１６，２３，３０゜３７．４４
．’５１．５８：ｌのデータを、メモリＭ２には（２，
９，２４，３１，３８，４５，５２゜５９〕のデータを
、メモリＭ３に姓Ｙ〔３，１０゜１７．３２，３９，４
６，５３．６０〕のデータを、メモリＭ４にはｌ：　４
，１１　．１８，２５．’４０゜４７　、５４．６１　
）のデータを、メモリＭ６には（６，１２，１９，２６
，３３，４８，５５，６：３＋のデータを、メモリＭ６
には（６，１３，２０゜２７．３４，４１．５６．６３
）のデータを、メモリＭ了には［ニア、１４，２１．２
８，３６．４２゜４９．６４：］のデータを、メモリＭ
８には１．８゜１５．２２，２９，３６，４３，６０．
５７）のデータを記憶する。

これにより、各ブロック内の１行［Ｉの８個のデータ〔
１，２，３，４，ら、６，７，８：］は全て異なったメ
モリに記憶されている。以−［，２行目のデータ（９，
１０，１１，１２，１３，１４゜１６．１６〕、３行目
のデ＝り（１７、１８、１９゜２０．２１．２２，２３
，２４）、４行目のデータＣ２５，２６，２７，２８，
２９，３０，３１゜３２〕、５行目のデータ（３３，３
４，３５，３６゜３７．３８，３９．４０）、６行目の
データ〔４１゜４２．４３，４４，４６，４６，４７．
４８）、７行目のデータ（４９，５０，６１，５２，５
３゜５４．５５．’５６〕、８行目のデータ（５７，５
８５９，６０，６１，６２，６３，６４）も全て異なっ
たメモリに記憶されている。

同様に、各ブロック内の１列目の８個のデータ［１，９
，１７１２５，３３，４１，４９，５７）は全て異なっ
たメモリに記憶されている。以下、２タリ目のデータ〔
２，１０，１Ｂ　、　２６．３４゜４２．５０，５８〕
、３タリ目のデータ（３，１１゜１９．２７，３５，４
３，６１　．５９）、４タリ目のデータ［４，１２，２
ｏ、２ｓ、３ｓ、４４゜６２．６０：］、５タリ目のデ
ータ（５，１３，’２１゜２９．３７，４５，６３．６
１）、６タリ目のデータ［６，１４，２２，３０，３Ｂ
、４６，５４゜６２〕、７タ１ｊ目のデータ〔了、１５
，２３，３１゜３９．４７．５５．６３）、８タリ目の
データ〔８゜１６．２ｊ、３２，４０．４Ｂ、５６．６
４）も全て異なったメモリに記憶されている。

」二記のようにブロック内の行方向及び列方向の８ビッ
トは全で異なったメモリに記憶されていると、ブロック
内の行方向の８ビット及び列方向の８ビツトは同時に読
出ずことが出来る。従って、ブロック内において任意の
方向から８ビット並列にデータの読出しが可能であるこ
とから、原データに対して回転（Ｏｏ、±９０°、１８
ｏ０）シタデータを高速に取出すことが出来る。

第１２図は本発明の一実施例を行う場合の装置の構成を
ｊクシたものである。１は直列信号である人力データを
８ビツトの並列信号に変換するＳ／Ｐシフトレジスタ、
２はＳ／Ｐシフトレジスタ１からのデータを地内み、デ
ータを巡回シフトするシフトレジスタ、３１１″ｉシフ
トレジスタ２からのデータを取込むランチ、４は第８図
に示した８個の独立に動作出来るメモリから構成されプ
こメモリ回路、５はメモリ回路４から読出されたデータ
を取込み、デ７夕を巡回シフトするソフトレジスタ、６
はシフトレジスタ６からの並列信号であるデータを取込
ろ１、直列信号に変換するＰ／Ｓンフトレジスタ、７は
Ｐ／Ｓンフトレジスタ６からのデータの取出し方向を切
替えるセレクタ、８は前記各部を制御するコントロール
回路である。

上記のような構成において、寸ずデータの書込み動作に
ついて説明する。

入力データは行方向に走査されているので、寸ず１行目
のデータから順に、２行目、３行目と順に１０２４行目
まで入力５されてくる。Ｓ／Ｐシフトレジスタ１で８ビ
、１・とずつ並列信号に変換されるので、寸ず（１，１
）フ゛ロックの１行目のデ〜り＋（１，２）フ゛ロック
の１行目のデータ、・・−・。

（１，１２８）ブロックの１行目のデータの順に■込む
。続いて、（１＋１）ブロックの２行目のデータ＋（’
＋”）フ゛ロックの２行目のデータ。

・・・−、（，１，１２８）フ゛ロックの２行目のデー
タの順に書込む。以下、（１１１）ブロックの３行目の
データ＋（’＋２）フ゛ロックの３行目のデータ、・・
−・・＋（１，１２ｓ）フ゛ロックの３行目のデータ、
（１，１）フ゛ロックの４行目のデータ。

（１，２＋ブロツクの４行目のデータ、　・−１（１，
１２８）フ゛ロックの４行目のデータ、（１゜１　）フ
゛ロックの５行目のデータ、（１，２）フ゛ロックの５
行］」のデータ、・・　、（１，１２８）ブロックの６
　＋ｊ目のテーク、（１，１）ブロックの６行目のデー
タ＋　（１＋　２）フ゛ロックの６行目のデータ、・・
・、（１，１２８）フ゛ロックの６行目のデータ＋（１
１１）ブロックの７行目のデータ。

（１，２）フ゛ロックの７行目のデータ、・　。

（１，１２８）フ゛ロックの了ｔ−ｒｌＴｌのデータ、
（１゜１）フ′ロックの８行目のデータ＋　（’　＋　
２）フ゛ロックの８行目のデータ、・・・−１（１１１
２８）フ゛ロックの８行目のデータの順に摺込み、１行
目のブロックの全てのデータ書込みが終わる。。

続いて、（２＋１＋ブロツクの１行目のデータ。

（２＋　２）フ゛ロックの１行目のブ゛−タ、・・・・
。

（２，１２８）ブロックの１行目のデータ、（２゜１）
ブロックの２行目のデータと順に１行目のブロックのデ
ータの書込みを行ったのと同様の手順で２行目のブロッ
クのデータの書込みを行う〇以下同様の手順で、１２８
’オテ目のブロックまでのデータの書込みを行う。

シフトレジスタ２では、Ｓ／Ｐシフトレジスタ１で並列
信号に変換された８ビツトの並列のデータ取込み、ブロ
ック内における行に応じて右方向に巡回シフトして並び
に変換し、ラッチ３にデータを送る。１行目のデータ［
１，２，３，、Ｉ、、５゜６．７．８）はその捷ま、２
行目のデータ〔９゜１０．１１．１２，１３，１４，１
５．１６）は１ビツト右方向に巡回シフトして（１６、
９、１０１１，１２，１３，１４，１５）の並びに変換
、３行目のデータ（１７，１８，１９，２０，２１゜２
２．２３．２４〕は２ビツト右方向に巡回シフトして（
２３，２４，１７，１８，１９，２０゜２１．２２）の
兼びに変換、４行目のデータ〔２５゜２６．２７，２８
，２９，３０，３１．３２）は３ビツト右方向に巡回シ
フトして［３０，３１゜３２．２５，２６，２７，２８
．２９）の並びに変換、６行目のデータ（３３，３４，
３５，３６゜３７．３８．３９．４０）は４ビツト右方
向に巡回シフトして（３７，３８，３９，’４０，３３
゜３４．３５．３６）の並びに変換、６行目のデータ（
４１，４２，４３，４４，４５，４６，４７゜４８〕は
５ビツト右方向に巡回ンフトシて〔４４゜４５．４６，
４了、４８．４１．４２．４３：Ｉの並びに変換、７行
目のデータ（４９，５０，５１゜５２．５３，５４，５
５．５６）は６ビノト右方向に巡回シフトして（５１，
６２，５３，５４゜６６．５ｅａ、４９，５ｏ）の並び
に変換、８行目のデータ（５７，５８，５９，６０，６
１，６２゜６３．６４）は７ビツト右方向に巡回シフト
して（５８，５９，６０，６１，６２，６３，６４゜６
７〕の並びに変換する。なお第１３図（−Ｊ、シフトレ
ジスク２に取込まれだデータと巡回シフトして並びを変
換した後のデータを示した図である。

番号付けされたデータが書込訃れるメモリの領　−域は
次のように対応させる。各ブロックにおけるデータ［：
１，２，３，４，５，６，７，８１１はそれぞれ、メモ
リ回路４０８個のメモＩＪ　（Ｍ　１．　Ｍ２゜Ｍｓ、
Ｍ４　、Ｍｓ　、Ｍｅ　、Ｍ７　、Ｍ８　）の淘成要素
であるＲ　Ａ　Ｍ　ｌ’、　ｍ　１−１．　ｍ　２−１
　、　ｍ　３−１　、　ｍ４−１．ｍ５−１　、ｍ６−
１　、ｍ了−１，ｍ８−１：ｌの０〜１６３８３省池に
、以−（Ｊ１データＣＩ　６　、９　、１０゜１１．１
２，１３，１４，１５）ｌｆｄそれぞれＲＡＭ　［ｍｌ
　−１、ｍ２−１　、ｍ３−１　、ｍ４−１　、ｍ６−
１　、ｍ６−１　、ｍ７−１　、ｍ８−１）の１６３８
４〜３２７６７番地に１デーク（２３，２４％　７　、
１８　、ｊ９゜２０．２１，２２１：ｊ：それぞれＲＡ
Ｍ（ｍｌ−１゜ｍ２−１　、ｍ３−１　、ｍ４−１　、
ｍ５−１　、ｍら−１゜ｍ７−１　、ｍ８−１−１の３
２７６８〜４９１５１番地に、データ（３０，３１，３
２，２５，２６，２７゜２８　、２９　：Ｉはそれぞ７
１．ＲＡＭ（ｍｌ　−１、ｍ２−１　、ｍ３−１　、ｍ
４−１　、ｍ５−１　、ｍ６−１　、ｍ７−１、ｍ８−
１）の４９１６２〜６６５３５番地に、データ［３７，
３８，３９，４０，３３，３４，３６゜３６］はそれぞ
れＲＡＭ（ｍｌ−２，ｍ２−２．ｍ３−２　、ｍ４−２
　、ｍ６−２　、ｍ６−２　、ｍ了−２２ｍ５−２〕の
０〜１６３８３省池に、データ（４４，４５゜４６．４
７．４８．４１．４２．４３）はそれぞれＲＡＭ（ｍｌ
−２，５ｎ２−２　、ｍ３−２４　、ｍ４−２゜ｍ５−
２　、ｍ６−２　、ｍア−２，ｍ８−２：ｌの１６３８
４〜３２７６７番池に、データし５１，５２，５３゜５
４．５５，５６，４９．５Ｏ−１（・：］そＪ１そノ１
．．　ＲＡＭ　（ｍｌ−２、ｍ２−２．ｍ３−２　、ｍ
４−２　’、ｍ６−２、ｍ６−２．ｍ７−２．ｒｎ８−
２’Ｊの３２７６８−４９１５１番地に、ｆ−りし５８
　、５９　、６０　、６１゜６２．６３，６４．６７’
ｌばぞＪｌぞれＲＡ　Ｍ　（ｍｌ−２，ｍ２−２．ｍ３
−２．ｒｎ４−２．ｍ５−２．ｍ６−２．ｍ７−２．ｍ
８−２’、ｌの４９１５２〜６５５３５番地に店込む。

第１４図１ｄ各ＲＡＭの領［威に店かｆ＋るデーり番号
を示しだ図である。

第１６図を二］、ブロックに対応するＲＡＭの頭載を示
した図で、各ＲＡＭの０．１６３８４　、３２７６８　
。

４９１５２番地はブロック（１，１）に、１　、１６３
８５゜３２７６９．４９１６３番地（佳ブロック（１，
２）に、・・・・〜・１２了、１６５１１．３２８９５
．４９２７９番」也に１フ゛ロノ才（１）１２８　）Ｋ
、２１８，１６５１２，３２８９６゜４９２８０、番地
はブロック（２，１ンに、以−Ｆ順（（１６３８３，３
２７６７，４９１５１，６５５３５番Ｊｌｋはブロック
（１２８，１２８）に対応させる、。

従って、ＲＡＭ（ｍ１’−１：］の１２８Ｘ（ｉ−１）
１（ｉ−１）番地には（ｉ、ｉ）ブロックのデータ１　
、ＲＡＭ　（ｍｌ　−１〕の１２８Ｘ（ｉ−１）＋（ｊ
−１）＋１６３８４番地には（ｉ、＋）ブロックのデー
タ１６、ＲＡＭ（ｍｌ−１）の１２８Ｘ（ｉ−１ｊ＋（
ｊ　−１）−１−３２７６８番地にｄ、（ｉ＋ｉ）フ゛
Ｕツクのデータ２３、ＲＡＭ（’、ｍ１−ｊ　：ｌの１
２８Ｘ　（ｉｌ　）＋（ｉｌ　）→−４１１５２番地に
は（’ＴＩ）プロ、りのデータ３０、′１／ｊＲＡＭ（
ｍｌ　−２’ｌの１２ｓｘ（ｉ−１）−＋−（ｉ−１）
番地には（１１］）ブロー）りのデータ３７、ＲＡＭ（
ｍｌ　−２：ｌの１２８ｘ（１−１）＋（ｉ−１’）＋
１６３８４番地にｌｌ（ｉ。

８）ブロックのデータ４４、ＲＡＭ　（ｍｌ−２）の１
２８Ｘ（ｉ−１）→（ｊ−１）＋３２７６８番地には（
ｉ、＋）ブロックのデータｓ　１、ＲＡＭ（ｍｌ−２〕
の１２８Ｘ（ｉ−１）１（ｉ−１）＋４９１５２番地に
は（ｉ＋ｉ）ブロックのデータ６８のように対応する。

全体の１込みの動作はり下のようになる。

１行目のデータが入力され、寸ず（１，１）ブロックの
１行目のデータが入力さ才１、斗ず（１゜１）フ゛ロッ
クの１行目の８ビツトのデータがＳ／Ｐンフシフジスタ
１で並〃１］信号に変換され、テ−り（１，２，３，４
，５，６，７，８）をシフトレジスフ２に取込み、更に
その寸１ラッチ３に取込み、メモリ回路４０８個のメモ
ＩＪ　（Ｍｌ　、Ｍ２　。

Ｍ３　、Ｍ４　、Ｍ！５．Ｍ６　、Ｍ７　、Ｍ８　）の
ｔｉ＃成要素であるＲＡＭ　（ｍｌ　−１、ｍ２−１　
、ｍ３−１　、ｍ４−１　、ｍ６−１　、ｍ６−１　、
ｍ了−１，ｍ８−１：Ｉの０番地に男込む。次に、（１
，２）ブロックの１行目のデータが並列信号に変換され
、このデータをシフトレジスフ２に取込み、更にその１
１ラツチ３に取込み、ＲＡＭ　（ｍｌ　−１、’ｍ２−
１．ｍ３−１゜ｍ４−１　、ｍ６−１　、ｍ６−１．ｍ
７−１　、ｍ８−１：ｌの１番地に甲）込む３．以下、
（ｊ、１２Ｂ）ブロックの１行目のデータが並列信号に
変換され、このデータをシフトレジスタ２に取込み、更
にぞの寸まラッチ３に取込み、メモリ回ｉｌ！！５４の
８個のメモリ構成要素（ｍｌ　−１、ｍ２−１　、ｍ３
−１　、ｍ４−１゜ｍ６−１　、ｍ６−１　、ｍ７−１
　、ｍ８−１　）の１２７帯地に書込７月〕 次に、２行目のデータか入力され、寸ず（１゜１　）フ
゛ロックの２行目のプ゛−りかＳ／Ｐンフシフージスク
１て並列信号に変換され、このデータ〔９゜１０、ｊｌ
、１２，１３，１４，１５．１６’ｌを７））・レジス
タるに取込み、１ビツト右方向に巡回シフトしてｔ、１
６，９，１０，１１　．１２，１３゜１４．１５’ｌｌ
の並びに変換し、ラッチ３に取込み、ＲＡＭ（ｍｌ−１
，ｍ２−１．ｍ３−１　、ｍＡ−１，ｍ５−１　、ｍ６
−１　、ｍ７−１　、ｍ８−１　）の１６３８４番地に
肩１込む、以下同様に行い、最後に（１，１２８）ブロ
ックの２行目のデータが並列信号に変換され、このデー
タを／フトレジスタ２に取込み、１ビット右方向に巡回
シフトして並びを変換し、ラッチ３に取込み、ＲＡＭ［
ｍｌ　−１、ｍ２−１．ｍ３−１゜ｍＡ−１、ｍ５−ｊ
　、ｍ６−１　、ｍ７−１　、ｍ８−１　）の１６６１
１番地に書込む。

以下、５行目のデータが入力された時は、まず（１，１
）ブロックの６行目のデータがＳ／Ｐシフトレジスタ１
て、］ｆ；りＩ］倍信号変換さｔｌ、このデータ（３３
，３４，３５，３６，３ア、３８，３９゜４０〕をノフ
トレジスタ２に取ゐみ、４ビツト右方向に巡回７ノトシ
て（３７，３８，３９，４０゜３３．３４，３５１３６
）１の、１ｆ２びＶ（変換し、ラッチ３に取込み、ＲＡ
Ｍ（ｍｌ−２、ｍ２−２　、ｍ３−２、ｍＡ−２，ｍ５
−２．ｍ６−２．ｍ了−２，ｍ８−２）のＯ番地に書込
む○以下同様に１−Ｊい、最後に（１゜１２８）ブロッ
クの５行目のテ−りが並タリイ１１号に変換され、この
データをシフトレジスタ２に取内み、４ビット右方向に
巡回ノットして並びを変換し、ラッチ３に取１Δみ、Ｒ
ＡＭ［ｍｌ　−２、ｍ２−２　、ｍ３−２　、ｍＡ−２
、ｍ５−２　、ｍ６−２　、ｍ７−２、ｒｎ８−２’ｌ
の１２７帯地に一用込む、）以下、９行目のデータか入
力さ′Ｉ′またｌｌ＃ｉ’　Ｂ１、］ず（２＋１）フ゛
ロックの１行目のデータがＳ／Ｐソフトレジスク１で並
列信号に変換され、このデータ（１＋　２，３　、４　
、’　５　、６　、７　、８　：ｌをシフトレジスタ２
に取込み、更にそのｉｔクラッチに地内み、ＲＡＭ（ｍ
ｌ−１、ｍ２−１．ｍ３−１　、ｍＡ−１゜ｍ５−１　
、ｍ６−ｊ　、ｍ７−１．ｍ８−１）の１２８番地に書
込む。以下同様に行い、最後に（２，１２８）フ゛ロッ
クの１行目のデータがＳ／Ｐシフトレジスタ１で並列信
号に変換され、このデータをシフトレジスタ２に取込み
、更にそのｉｔクラッチに取込み、ＲＡＭ（ｍｌ−１，
ｍ２−１　、ｍ３−１　、ｍＡ−１゜ｍ５−１　、ｍ６
−１　、ｍ７−１　、ｍ８−１　）の２６５番地に書込
む。

以下、同じような動作で１０２４行目のデータ１で行う
とメモリ回路４へのデータの１込みは完了する。

次にデータの読出し動作について説明する。

祉ず、回転しないでＭｌ、出す場合について述べる。

この場合は宿込んだ順に読出して行けばよい。

従って、第１２図のメモリ回路４から（１，１）フ゛ロ
ックの１行目のデータ＋（１＋２）フ゛ロックの１行目
のデータ、−・・−、（１，１２８）フ゛ロックの１行
目のデータが順に読出されるようにメモリ回路４を制御
する。続いて、（１，１）ブロックの２行目のデータ＋
（１＋２）ブロックの２行目のデータ、・・・・、（１
，１２ｓ）フ゛ロックの２行目のデータの順に読出され
るように、以下、（１＋’　）フ゛ロックの３行目のデ
ータ＋　（１＋　２）フ゛ロックの３行目のデータ、・
・・・、（１，１２８）フ゛ロックの３行目のデータ、
（１，１）フ゛ロックの４行目のデータ、（１，２）フ
゛ロックの４行目のデータ、・・・、（１，１２８１ブ
ロツクの４行目のデータ、　（１１１）フ゛ロックの６
行目のデータ＋（’＋２）ブロックの５行目のデータ、
−・　。

（１，１２８）フ゛ロックの５行目のデータ、（１゜１
）フ゛ロックの６行目のデータ、（１，２）フ゛ロック
の６行目のデータ、・　、（１，１２８）フ゛ロックの
６行目のデータ、（１，１）フ゛ロックの７行目のデー
タ＋（１１２）フ゛ロックのフイＪ「１のデータ、・・
・・・、（１，１２８）フ゛ロックの７？１１」のデー
タ＋（１＋’ｌ）′ロックの８行目のデータ。

（１，２）ブロックの８行目１のデータ、−４（１，１
２８）ブロックの８イーＪＩ］のデータのＩｌｌ’■に
読出されるようにメモリ回路４をｆｌｉ１１徊］し、１
１ゴ１」のブロックの全てのデータ読出し４行つ。

続いて、（２，１）ブＯ−）りの１行目のデータ。

（２＋２）フ゛ロックの１行目のデータ、・・・・（２
゜１２８）フ゛ロックの１行目のデータ＋（２＋１）ブ
Ｏツクの２行目のデ〜りと順に１行目のブロックのテー
クの読出しを行ったのと同様の手順で２行目のブロック
のデータの読出しが行われるようにメモリ回路４を制御
する。

以下同様の手順で、１２８行目のブロックまでのテーク
の読出しが行われるようにメモ１月刊路４を制御する。

各ブロックの１行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したテーク〔１，
２，３，４，５，６，７゜８〕を読出す。この８個のデ
ータはシフトレジスタ６に取込み、そのままＰ／Ｓシフ
トレジスタ６に送り、１〜８の順に直列信号に変換し、
セレクタ７から出力する。

各ブロックの２行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（１６
’、９，１０，１１．１２゜１３．１４．１５）を読出
す。この８個のデータはシフトレジスタ６に取込み、１
ビツト左方向に巡回シフトして（９，１０，１１，１２
，１３゜１４．１５．１６）の並びに変換し、Ｐ／Ｓン
フシフジスタ６に送り、９〜１６の順に直列信号に変換
し、セレクタ７から出力する。

各ブロックの３行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭＫアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（２３
，２４，１７，１８，１９゜２０．２１，２２：ｌを読
出す。この８個のデータはシフトレジスタ５に取込み、
２ビット）１一方向に巡回シフトシて（１７，１８，１
９，２０，２１゜２２．２３．２４〕の並びに変換し、
Ｐ／Ｓ７７トレジスク６に送り、１７〜２４の１１に直
列信号に変換し、セレクタ７から出力する。

各ブロックの４行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（３０
，３１，３２，２５，２６゜２７．２８．２９）を読出
ず。この８個のデータはシフトレジスタ５に取込み、３
ビツト左方向に巡回シフトシて（２５，２６，２７，２
８，２９゜３０．３１，３２〕の並びに変換し、Ｐ／Ｓ
ンフシフレジスク６に送り、２５〜３２の順に直列信号
に変換し、セレクタ７から出力する。

各ブロックの５行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各Ｒ，ＡＭにアドレスを与え、メ
モリＭ１〜Ｍ８からそのブロックに対応したデータ（３
７，３８，３９，４０，３３゜３４．３６．．３６：ｌ
を読出ず。この８イ固のデータはシフトレジスタ６に取
込み、４ビツト左方向に巡回シフトして（３３，３４，
３５，３６，３７゜３Ｂ、３９．４０：ｌの並びに変換
し、Ｐ／Ｓシフトレジスタ６に送り、３３〜４０の順に
直列信号に変換し、セレクタ７から出力する。

各ブロックの６行目のデータを読出す時、メモリ回路４
０メモリ１ｖ１１〜Ｍ８の各ＲＡＭにアドレスをＪｊえ
、メモリＭ１〜Ｍ８からそのブロックに対応したデータ
（４４，４５，４６，４７，４８゜４１．４２．４３）
を読出す。この８個のデータはシフトレジスタ５に取込
み、６ビノト左ノｊ向に巡回シフトシて（４１，４２，
４３，４４，４５゜４６．４７．４８）の並びに変換し
、Ｐ／Ｓンフシフレジスタ６に送り、４１〜４８の順に
直々り伝シシに変換し、セレクタ７から出力する３、 各プＣｌツクの７１ｊ目のデータを読出ず１１当、メモ
リ回路４のメモＩＪ　ＩＶｔ　１〜Ｍ８の各ＲＡＭにア
ドレスを有え、メモリＭ１〜Ｍ８からそのブｒｊ７りに
対応したデータ（５１，５２，５３，６４，５５゜６６
．４９．５０）を読出す。この８個のデータはシフトレ
ジスタ５に取込み、６ビツト左方向に巡回シフトして（
４９，６０，５１，６２，５３゜６４　、５５　、５６
１の並びに変換し、Ｐ／Ｓンフシフレジスタ６に送り、
４９〜５６の順に直列信号に変換し、セレクタ７から出
力する。

各ブロックの８行目のデータを読出ず時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡ　ｌｖｌにアドレスをＪｊ
え、メモリＭ１〜Ｍ８からそのブロックに対ｊ、−乙、
したデータ（５８，５９，６０，６ｉ　、６２゜６３．
６４，５了〕を読出す。この８イ固のデータし１、シフ
トレジスタ５に取込み、了ビット左方向に巡回シフトし
て（５７，５８、ｔｓ９，６ｏ、ｅｌ。

６２．６３．６４〕の並びに変換し、Ｐ／Ｓシフトレジ
スタ６に送り、６７〜６４の順に直列信号に変換し、セ
レクタ７から出力する。

以上説り４した動作により、書込み時と同じデータが出
力される。なお第１６図は行方向に読出した場合のシフ
トレジスタ５に取込捷れたデータと巡回シフトシて並び
を変換した後のデータ及び直列信号の取出し方向を示し
ている。

１８０度回転して読出ずノ易合は、第１２図のメモリ回
路４から（１２８，１２８）ブロックの８行目のデータ
、（１２８，１２７）フ゛ロックの８行目のデータ、・
・・・・・、（１２８，１）フ゛ロックの８行目のデー
タが順に読出されるようにメモリ回路４を制御する。続
いて、（１２８，１２８）ブロックの７行目のデータ、
（１２８，１２７）フ゛ロックの７行目のデータ、・・
・・、（１２−８，ｉ）ブロックの７行目のデータの順
に読出されるように、以下、（１２８，１２８）ブロッ
クの７行目のデータ、（１２８，１２７）フ゛ロックの
７行目のデータ、・・−・、（１２８，１）ブロックの
６行目のデータ、（１２８，１２８）フ゛ロックの５行
目のデータ、（１２８，１２７）ブロックの５行目のデ
ータ、・・・、（１２８，１）フ゛ロックの６行目のデ
ータ、（１２８，１２８）フ゛ロックの４行目のデータ
、（１２８，１２７）フ゛ロックの４行目のデータ、・
・・　、（１２８，１）フ゛口、りの４行目のデータ、
（１２８，１２８）フ゛ロックの３行目のデータ、（１
２８，１２７）フ゛ロックの３行目のデータ、・・・・
　、（１２８，１）フ゛ロックの３行１］のデータ、（
１２８，１２８）ブ０７りの２行目のデータ、（１２８
，１２７）フ゛ロックの２行目のデータ、・・・・・・
、（１２８，１）フ′口。

りの２行目のデータ、（１２８，１’２８）フ゛ロック
の１行目のデータ、（１２８，１２７）フ゛ロックの１
行目のデータ、・・・・・・、（１２８，１）フ゛ロッ
クの１行目のデ〜りの順に読出されるようにメモ１月１
路４を制御し、１２８行目のブロックの全てのデータ読
出しを行う。

続いて、（１２７，１２８）ブロックの８行目のデータ
、（１２７，１２７）７′ロツクの８行目のデータ、・
−・・・・、（１２７，１）ブロックの８行目のデータ
、（１２了、１２Ｂ）フ゛ロックの７行目のデータと１
＠に１２８行目のフ゛ロックのデータの読出しを行った
のと同様の手順で１２７行目のブロックのデータの読出
しが行われるようにメモリ回路４を制御する。

以下同様の手順で、１行目のブロック捷でのデータの読
出しが行われるようにメモリ回路４を制御する。

各ブロックの１行目のデータを読出す時、メモリ回路４
のメモリ１ｖ１１〜Ｍ８の各ＲＡＭにアドレスを力え、
メモリＭ１〜Ｍ８からそのブロックに対応したデータし
１．２，３，４，５，６，７゜８〕を読出す。この８個
のデータはシフトレジスタ６に取込み、そのままＰ／Ｓ
シフトレジスタ６に送り、８〜１の）胆に直列信号に変
換し、セレクタ７から出力する。

各ブＯ−）りの２行目のデータを読出す時、メモリ回路
４のメモリＭ１〜Ｍ８の各ＲＡ　Ｍにアドレスを与え、
メモリＭ１〜Ｍ８からそのブロックに対応したデータ（
１６，９，１０，１１，１２゜１．３，１４．１５）を
読出す。、この８個のデータはシフトレジスタ５に取込
み、１ビット左方向に巡回シフトして（９，１０，１１
，１２；１３゜１４　、１６　、１６ｇ＋の並びに変換
し、Ｐ／Ｓ／フトレジスタ６に送り、１６〜９の順に直
列イ計弓に変換し、セレクタ了から出力する（、 各ブロックの３行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを寿え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（２３
，２４，１７，１８，１９゜２０．２１，２２コを読出
す１、この８個のデータはシフトレジスタ５に取込み、
２ビツト左方向に巡回シフトして（１７，１８，１９，
２０，２１゜２２．２３．２４）の並びに変換し、Ｐ／
Ｓソフトレジスタ６に送り、２４〜１７の順に直列信号
に変換し、セレクタ７から出力する。

各プロ、）りの４行目のデータを読出す時、メモリ回路
４のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを−ｔうえ
、メモリＭ１〜Ｍ８からそのブロックに対応したデータ
し３０，３１．３２．２５．２６゜２７．２８．２９　
’ｊを読出す。この８個のデータｉｚｌ、シフトレジス
タ６に取込み、３ビツト左方向に巡回ソフトして（２５
，２６，２７，２８，２９゜３０．３１．３２〕の並び
に変換し、Ｐ／Ｓシフトレジスタ６に送り、３２〜２６
の順に直列信号に変換し、セレクタ７から出力する０ 各ブロツクの５行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各Ｒ’　Ａ　Ｍにアドレスを与え
、メモリＭ１〜Ｍ８からそのブロックに対応しブ乙デ〜
り（３７，３８，３９，４０，３３゜３４．３５．３６
）を読出ず。この８個のデータは７ノトレジスク５に取
込み、４ビツト左方向に巡回ソフトして（３３，３４，
３５，３６，３７゜３８．３９．４０〕の並びに変換し
、Ｐ／Ｓシフトレジスタ６に送り、４０〜３３のｌ１ｌ
ｉ’ｉに直列イに号に変換し、セレクタ７から出力する
。

各ブロックの６行目のデータを読出す時、メモリ回路４
のメモリＭ　１〜Ｍ８の各ＲＡＭにアドレスを力え、メ
モリＭ１〜Ｍ８からそのブロックに対応したデ〜り〔４
４，４５、−４６，４７，４８゜４１．４２，４３〕を
読出す。この８個のデータはシフトレジスタらに取込み
、６ビノト左方向に巡回ソフトして〔４１，４２，４３
，４４，４５゜４６．４ア、４８〕の並びに変換し、Ｐ
／Ｓシフトレジスク６に送り、４８〜４１の順に１ｈ列
信けに変換し、セレクタ７から出力する。

各ブロックの７行目のデータを読出す時１．メモリ回路
４のメモＩＪ　Ｍ　１〜Ｍ８の各ＲＡ　Ｍ、にアドレス
を与え、メモリＭ１〜Ｍ８からそのブロックに対応した
データ（５１，，５２，５３，５４，５５゜６６．４９
，５０：］を読出ず。この８イ固のデータはシフトレジ
スタ６に取込み、６ビノ１〜左方向に巡回シフトして（
４９，５０，６，１，５２，６３゜５４．５５’、５６
）の並びに変換し、Ｐ　／　５−７７トレ／スク６に送
り、５６〜４９の順に直列信号に変換し、セレクタ７か
ら出力する。

各ブロックの８行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスイ、　、１．
ｊえ、メモリＭ１〜Ｍ８からそのブロックにりＪＬｉ−
１し／こデータ（５８，５９，６０，６１，６２゜６３
．６４．５７：ｌを読出ず。この８個のデータｌｑｉジ
ットレジスタ６に取込み、７ビノト左方向に）％同７ノ
トシて（６了、５Ｂ、６９，６０，６１゜６２．６３．
６４）の並びに変換し、Ｐ／Ｓ／フトレジスタ６に送り
、６４〜６７の順に直列信号に変換し２、セレクタ７か
ら出力する。

以上説明した動作によシ、１込み時に対して１８０度回
転したデータが出力される。

右９０度回転して読出す場合は、第１２図のメモリ回路
４から（１２８，１）ブロックの１列目のデー＝り、（
１２７＋１）ブロックの１タリ目のデータ、・・・＋（
’＋’）フ゛ロックの１列目のデータが順に読出される
ようにメモリ回路４を制御する１、続いて、（１２８，
１）フ゛ロックの２タリ目のデータ、（１２了、１）フ
゛ロックの・２夕（ｊ目のデータ、・・　、（１，’１
−）フ゛ｏ　ツクの２夕１ｊ目のデータが順に読出され
るように、以下、（１２８，１）フ゛ロックの３タリ目
のデータ、（１２了＋　’　）　７’ロツクの３列目の
データ、・−＋（’＋’）ブロックの３夕１１目のデー
タ、　（１２８，１）フ゛ロックの４列目のデータ、（
１２７，１）ブロックの４列目のデータ、・・−、（１
，１）フ゛ロックの４夕１１目のデータ、　（１２，、
，８、１）フ゛ロックの５夕１］目のデータ、（１２７
，１）ブロックの５列目のデータ。

−・・＋　（’　＋１）フ゛ロックの６タリ目のデータ
。

（１２８，１）フ゛ロックの６タ１］目のデータ、　（
１２７゜１）フ゛ロックの６タリ目のデータ、・・−＋
（１＋ｉ）フ゛ロックの６タリ目のデータ、　（１２８
，１）フ゛ロックの７列目のデータ、（１２７，１）ブ
ロックの７タ１１目のデータ、・・・＋（１＋１）フ゛
ロックの７列目のデータ、（１２８，１）ブロックの８
列目のデータ、（１２７，１）ブロックの８夕ｌ］目の
データ、・・・・＋　（’　、１　）フ゛ロックの８夕
１１目のデ二りの１幀に読出されるようにメモリ回路４
を制御（−１１１列目ブげツクの全てのデータ読出しを
行う。

続いて、（１２８，２）ブロックの１列目のデータ、（
１２７，２）フ゛ロックの１夕ＩＪ目のデ〜り。

−、（１，２）プロ、ツクの１タリ目のデータ。

（１２８，２）フ゛ロックの２夕１］目のデータと１１
屓に１列目のブ＋：＋　、、りのデータの読出しを行−
）／このと同様の手順で２列目のブロックのデータの読
出しが行われるようにメモリ回路４をａｊｌＪ御する。

Ｔ以「同様の手順で、１２８列目のブロック１でのデー
タの読出しが行われるようにメモリ回路４を１１川切ｊ
する。

各ブロックの１列目のデータを読出ず時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスをＬｊえ、メ
モリＭ１〜Ｍ８がらそのブロックに対応したデータ（１
，９，１７，２５，３３，４１゜４９　、５７　）を読
出す。この８個のデータはシフトレジスタ５に取込み、
ぞの丑ｆ、Ｐ／Ｓシフトレジスク６に送り、５７〜１の
順に直列信号に変換し、セレクタ７から出力する（） 各ブロックの２列目のデータを読出ず時、メモリ回路４
のメモリＭ　１〜Ｍ８の各）ｔＡＭにアドレスをカえ、
メモリＭ１〜）４８からそのブロックに対応したデータ
（５８，２，１０，１８，２６゜３４．４２．５０）を
Ｒ売出す。この８個のデータはノフトレジスタ５に取込
み、１ビｙ　ｌ・ノビ方向に巡回シフトして〔２，１０
，１８，２６，３４゜４２．５０．５８：］の並びに変
換し、Ｐ／Ｓノットレジスタ６に送り、６８〜２のｌ１
ｌｒｔに直列信シ３に変換し、セレクタ７から出力する
１、 各プロ、りの３列目のテークをｉｉ’ｆｃ出ず時、メモ
リ回路４のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスをＪ
グえ、メモリＭ１〜Ｍ８からそのブロックに対応しプこ
データ（５１，６９，３，１１、１９。

２７．３６．４３：］を読出す、この８個のデータはシ
フトレジスタ６１（取込み、２ビｙ　ｌ・ノビ方向に巡
回シフトして（３，１１，１９，２７，３６゜４３．５
１．５９）の５１及びに変換し、Ｐ／Ｓノットレジスタ
６に送り、５９〜３の順に１０−夕１　情’　＞＝２に
変換し、セレクタ７から出力する。

各ブロックの４列目のデータを読出１゛時、メモ））回
路４のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを尚え、
メモリｌｖｌ　ｉ〜Ｍ８からそのブロックに対応したデ
ータ（４４，５２，６０，４，１２゜２０．２８．３６
）を読出す。この８個のデータは／フト１／ジスタ５に
取込み、３ビット左方向に巡回シフトし゛て（４，１２
，２０，２８，３，６゜４４．５２　、６ｏ　〕の並び
に変換し、Ｐ／Ｓ　シフ　Ｌレジスタ６に送り、６０〜
４の順に直列信号に変換し、セレクタ７から出力する。

各ブロックの５列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（３７
，４５，５３，６１，５゜１３．２１．２９）を読出す
。この８個のデータはシフトレジスタ６に取込み、４ビ
ツト左方向に巡回シフトして［：５，１３，２１．２９
，３７゜４６．５３．６１’）（７）並びに変換し、Ｐ
／ｓシフトレジスタらに送り、６１〜６の順に直列信号
に変換し、セレクタ、７がら出力する。

各ブロックの６列目のデータを読出ず時、メモリ回路４
０メモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（３０
，３８，４６，５４，６２゜６．１４．２２）を読出す
。この８個のデータはシフトレジスタ５に取込み、５ビ
ット左方向に巡回シフトして（６，１４，２２，３０，
３８，４６゜５４．６２’ｌｌの並びに変換し、Ｐ　／
Ｓ　／フトレジスク６に送り、６２〜６のｌ１ｌｉ′１
に的タリ仁号に変換し、セレクタ７から出力する。

各ブロックの７列目のデータを読出ずＩＱ　、メモリ回
路４のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、
メモリＭ１〜Ｍ８からそのブロックに対応したデータ［
，２３，３１，３９，４了、５５Ｉ６３．７．１ｓ）を
吊℃出す。この８個のテークに、シフトレジスタ６に取
込み、６ビノト左方向に巡回シフトし７て（７，１５，
２３，３１，３９，４７゜５５．６３）の並びに変換し
、Ｐ　／Ｓ　シフトレジスタ６に送り、６３〜７の順に
直列信号に変換し、セレクタ７から出力する。

各ブロックの８列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
ＩＪ　Ｍ　１〜Ｍ８からそのブロックに対応したデータ
（１６，２４，３２，４０，４８゜５６．６４，８：ｌ
を読出ず。この８個のデータはシフトレジスタらに取込
み、７ビノト左方向に巡回シフトシて（８，１６，２４
，３２，４０，，４Ｂ。

６６．６４）の並びに変換し、Ｐ／Ｓシフトレジスタ６
に送り、６４〜８の順に直列信号に変換し、セレクタ７
から出力する。

以−Ｌ説明した動作により、書込み時に対して叩度回転
したデータが出力される。なお第１７図は列方向に読出
した場合のシフトレジスタ５に取込まれたデータと巡回
シフトして並びを変換した後のデータ及び直列信号の取
出し方向を示している。

左９０度回転して読出す場合は、第１２図のメモリ回路
４から（１，１２８）ブロックの８列目のデータ、（２
，１２８）ブロックの８クリ目のデータ、・・・・・・
、（１２８，１２８）ブロックの８列柑のデータが順に
読出されるようにメモリ回路４を制御するｔｌ　ｈｌ：
いて、（１，１２８）ブロックの７タ１ｊ目のデータ、
（２，１２８）フ゛ロックの７タ１１目のデータ、・・
−・−、（１２８，１２８）フ゛ロックの７列目のデー
タが順に読出さ７するように、以１・゛、（１，１２８
）フ゛ロックの６タリ目のデータ、（２゜１２８）フ゛
ロックの６タ１１目のデ＝り＋　”””　＋　（１２８
＋１２８）フ゛ロックの６タリ目のデータ、（１，１２
８）ブロックの５タリ目のデータ、（２，１２８）フ゛
ロックの６タ１ｊ目のデータ、・・・、（１２８，１２
８）フ゛ロックの５夕１１目のデータ、（１，１２８）
フ゛「コックの４タリ目のデータ、（２，１２８）フ゛
ロックの４列１］のデータ、・・−・、（１２８，１２
８）ブロックの４タリ目のデータ、（１，１２８）フ゛
ロックの３列目のデータ、（２，１２８）ブロックの３
タリ目のデータ、・・・・、（１２８％２８）フ゛ロッ
クの３タリ目のデータ、（１，１２８）フ゛ロックの２
タリ目のデータ、（２，１２８）フ゛ロックの２タリ目
のデータ、・・・・・・、Ｃ１２８，１２８）フ゛ロッ
クの２タリ目のデータ、（１，１２８）フ゛ロックの１
列目のデータ、（２，１２８）ブロックの１側口のデー
タ、　・・・、（１２８，１２８）ブロックの１列目の
データの順に読出されるようにメモリ回路４を制御し、
１２８列目のブロックの全てのデータ読出しを行う。

続いて、（１，１２７）フ゛ロックの８タリ目のデータ
、（２，１２７）フ゛ロックの８夕１１目のデータ。

・・・、（１２８，１２７）フ゛ロックの８タリ目のデ
ータ、（１，１２７）フ゛ロックの７タリ目のデータと
順に１２８列目のブロックのデータの読出しを行ったの
と同様の手順で１２７列目のブロックのデータの読出し
が行われるようにメモリ回路４を制御する。

以下同様の手順で、１列目のブロック１でのデータの読
出しが行われるようにメモリ回路４を制御する。。

各ブロックの１列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（１，
９’、１７，２６，３３，４１゜４９．５７）を読出す
。この８個のデータはシフトレジスタ５に取込み、その
ま＝ｌ：Ｐ／Ｓｌ：上レジスタ６に送り、１〜６７の順
に直列信号に変換し、セレクタ７から出力する。

各ブロックの２列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（５８
，２，１０，１８，２６゜３４．４２．５０’）を読出
す。この８個のデータはシフトレジスタ５に取込み、１
ビツト左方向に巡回シフトして（２，１０，１８，２６
，３４゜’　２＋　５０　、６８　）の並びに変換し、
Ｐ／ＳシフＩ・レジスタ６に送り、２〜５８の順に直列
信号に変換し、セレクタ７から出力する。

各ブロックの３列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ［５１
，，５９，３，ｊｌ　、１９゜２７．３５．４３）を読
出す。この８個のデータはシフトレジスタ６に取込み、
２ビット左方向に巡回シフト（７て（ｓ、１１，１９，
２７，３５゜４３．５１．６９）の並びに変換し、Ｐ／
Ｓシフトレジスタ６に送り、３〜５９の順に直列信号に
変換し、セレクタ７から出力する。

各ブロックの４列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデーり１：４
４，５２．６０，４，１２゜２０．２８．３６）を読出
す。この８個のデータはシフトレジスタ６に取込み、３
ビツト左方向に巡回シフトして（４，１２，２０，２８
，３６゜４４．５２．６０）の並びに変換し、Ｐ／Ｓン
フシフレジスタ６に送り、４〜６０の順に直列信号に変
換し、セレクタ７から出力する。

各ブロックの５列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
ＩＪ　Ｍ　１〜Ｍ８からそのブロックに対応したデータ
ｆ：３７，４５，５３，６１．５゜１３．２１．２９）
を読出す。この８個のデータはシフトレジスタ６に取込
み、４ビツト左方向に４６．６３．６１）の並びに変換
し、Ｐ／Ｓノフトレジスタ６に送り、５〜６１のＩｌｉ
＜　Ｋ直列信号に変換し、セレクタ７から出力する。

各ブロックの６列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（３０
，３８，４６，５４，６２゜６．１４．２２〕を読出す
。この８個のデーりにシフトレジスタ５に取込み、６ビ
ノト左方向に巡回シフトして（６，１４，２２，３０，
３８，４６゜６４．６２：ｌの並びに変換し、Ｐ／Ｓン
フシフジスタ６に送り、６〜６２の順に直列信号に変換
し、セレクタ７から出力する。

各ブロックの７列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを力え、メモ
υＭ１〜Ｍ８からそのブロックに対応したデータ（２３
，３１，３９，４７，５５゜６３．７．１５）を読出す
。この８個のデータＱ；１、シフトレジスタ６に取込み
、６ビノト左方向に巡、何シフトして（７，１６，２３
，３１，３９，４了。

５５　、６３　）の並びに変換し、Ｐ／Ｓシフトレジス
タ６に送り、７〜６３の順に直列信号に変換し、セレク
タ７から出力する。

各ブロックの８列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８の各ＲＡＭにアドレスを与え、メモ
リＭ１〜Ｍ８からそのブロックに対応したデータ（１６
，２４，３２，４０，４８゜ｔｓｅ　、６４　、ｓ）を
読出す。この８個のデータはソフトレジスタらに取込み
、７ビツト左方向に巡回シフトして（８，１６，２４，
３２，４０，４８゜５６．６４）の並びに変換し、Ｐ／
Ｓシフトレジスタ６に送り、８〜６４の順に直列信号に
変換し、セレクタ７から出力するぞ〕 以」二説明した動作により、書込み時に対して左９０度
回転したデータが出力される。

上記説明した各読出し動作により原データに対して回転
（０°、」二９００．　’１８００）　ｌ、たデータが
得られる。

上記の説明は８ビツトずつ並列に動作出来るよみ、読出
しが出来るように、１個のＲＡＭで１つのメモリを構成
し、計１６個の独立したメモリを構成すると１６ビツト
ずつ並列に動作出来るＱ第１８図は１６個のメモリブロ
ックでメモリを構成した図で、Ｍｌ、Ｍ２．　・・　１
Ｍ１６は各メモリブロックを表している。各データは行
方向、列方向にそれぞれ１６ビノトごとに分割し、ｆ６
Ｘ１６−２６６ビノトのデータをブロック単位として扱
う。第１９図は１０２４Ｘ１０２４ビットのデータを行
方向、列方向にそれぞれ１６ビノトごとに分割した図で
、行方向に６４、列方向に６４、総泪４０９６個のブロ
ックに分割する。更に、ブロック内の１６Ｘ１６ビソ）
・のデータは１行１列目から行方向に順に１〜２６６寸
での番号（＝Ｉはを行う〇第２ｏ図は番号イ；」けを行
ったブロック内の２５６ビツトのデータを示した図であ
る３、 この２５６個の番号何けされ／こデータの記憶、６に際
しては行方向に１６個並列に取扱う１．従って、まずブ
ロック内の各行の１６個のデータは全て）′１１なった
メモリに記憶する。更に、この２６６個の番号伺けされ
プζデータは各メモリに以下のように分解１７て記１音
する。

第２１図は各メモリに記憶するデータを示した図である
。メモリＭ１には［：１，３２，４了、６２゜７７．９
２，１０７，１２２，１３７，１５２，１６７゜１８２
．１９７，２１２，２２７，２４２〕のデータを、メモ
リＭ２に幻−（２，１７，４８，６３，了８．．９３゜
１０８．１２３，１３８，１５３，１６８，１８３゜１
９８．２１３，２２８，２４３’ｌｌのデータを、メモ
リＭ３には（３，１８，３３，６４，７９，９４゜１０
９．１２４，１３９，１５４，１６９，１８４゜１９９
．２１４，２２９，２４４：］のデータを、メモリＭ４
に（ｄ（４，１９，３４，４９，８０，９５゜１１０．
１２６，１４０，１５５，１７０，１８５゜２００．２
１５，２３０，２４５　〕のデータを、メモリＭ５には
［：５．２０，３５．５ｏ、ｅ５，９６　。

１１１．１２６，１４１．１５６，１７１．１８６゜２
０１．２１６．２３１．２４６）のデータを、メモリＭ
６には（６，２１，３６，５１，６６，８１。

１１２．１２７，１４２，１５７，１７２％８７゜２０
２．２１７，２３２．２４７１のデータを、メモリＭ７
にしトし７，２２，３７，５２，６了、８２，９７゜１
２８．１４３，１５８，１７３，１８８，２０３，２１
８゜２３３．２４８　］のデータを、メモリＭ８にｔ：
ｔし８，２３゜３８．５３．’６８，８３，９８．１１
３，１４４，１５９゜１７４．１８９，２０４．２１９
　、２３４　、２４９　’ｌのデーりを、メモリＭ９に
は（９，２４、３９、５４゜６９．８４，９９，１１４
，１２９，１６０，１７６゜１９０．２０５．２２０．
２３５．２５０）のテ−りを、メモリＭ１ｏには１：１
０，２５．４０，５６、−ｒｏ。

８６．１００，１１５，１３０，１４５，１７６．１９
１゜２０６．２２１．２３６，２５１３のデータを、ノ
モｌＪＭ１　１＆ｉＪＪ：（１１，２６，４１，５６，
７１，８６。

１０１　％１６，１３１　．１４６，１６１　．１９２
゜２０７．２２２．２３７，２５２’ｌのデータを、メ
モリＭ１２には〔１２，２７，４２，５７，７２，８７
゜１０２．１１７，１３２，１４７，１６２，１７７゜
２０８．２２３．２３８．２５３：ｌのデータを、メモ
リＭ１３Ｋに［１３，２８，４３，５８，７３，８８゜
１０３．１１８，１３３，１４８　．１６３，１７８゜
１９３．２２４，２３９，２５４）のデータを、メモリ
Ｍ１４には［：１４，２９，４４，５９，７４，８９゜
１０４．１１９，１３４，１４９，１６４，１７９゜１
９４．２０９，２４０，２５５〕のデータを、メモリＭ
１ｓには（１５，３ｏ、４５．ｅｏ、Ｙ６，９ｏ。

１０５．１２０，１３６，１５０，１６５，１８０゜１
９５．２１０，２２５，２５６：ｌのデータを、メモリ
Ｍ１６には［：１６，３１．４６，６１．７６．９１゜
１０６．１２１　．１３６，１５１　．１６６．１８１
　。

１９６．２１１，２２６．−２４１）のデータを記憶す
る。

これにより、各ブロック内の１行目〜１６行目１でのデ
ータは全て異な−）たメモリに記憶されている。同様に
、各ブロック内の１列目〜１６タ叫］寸でのデータに、
全て異なっ／こメモリに記憶されている。

上記のようにブ「１ツク内の行方向及び列方向の１６ビ
５ノドは全て異なったメモリに記憶されていると、ブロ
ック内の行方向の１６ビツト及び列方向の１６ビツトハ
同時に読出すことが出来る。従って、ブロック内におい
て任意の方向から１６ビノト並列にデータの読出しが町
ｆｔｆ：、であることか］′〕、原チー　タＶＣ’Ｚｊ
　ｊ、テｌｉ」ｉ転（０’、　１−９００．１８００１
　シ／こデータを高速に取出すことが出来る。。

更に、独立したメモリの個数をＮ個に増やしＮ×Ｎビッ
トのデータをブロックＱｊイ）ンとして扱つＪ。

うにすると、Ｎビットずつ並列なデータの取扱いが出来
、更に高速なデータの７１？込み、読出（−７か１Ｊえ
る０ 以上説明し／こ実施例の説明例でに１１１１込みを行方
向から指定したが、列方向からの？１）込みも同様に行
える。１だ、扱うデータ量か行方向及び列方向とも同じ
ピノ［・数としているがビット数が同じである必要ｔよ
ない。更に、読出しに関してτ１１込１［れたデータの
全てを読出す場合についてｌトヘ／こが、読出す領域（
ブロック）を指定して読出ずことか容易に出来、赳込み
に関しても領域（ブロック）を指定して１込むことが容
易に出来る。

発明の効果 以上のように本発明によれば、次のような効果か得られ
るＣ。

（１）　メモリを構成するＲＡＭの必要個数及び容ｈ；
を増大させることなく一度に扱えるビット数を増やすこ
とが出来、高速に任意の方向から書込み、読出し可能と
なる。

（２）画像データをＣＲＴディスプレイ装置に表示しよ
うとする場合、メモリからＣＲＴディスプレイ装置にデ
ータを高速に転送する必要があり、回転等の制御がある
と、従来は画像データを蓄積するメモリ（＋＋Ｉｉｉ像
メモリ）とＣＲＴディスプレイ装置に表示するテ〜りを
Ｎ積するメモリ（リフレッシュメモリ）との２種類のメ
モリを持つ方法が用いられているが、本発明のデータ記
１．低方法では独立に動作出来るメモリの個数を増やす
ことにより、ＣＲＴディスプレイ装置が安水する速度ま
で転送速度を容易に一］−けることが出来るので１面像
メモリとリンレノンユメモリと共用１７で一つのメモリ
のみとすることが出来る。

（３）（２）で述べたように画像メモリとり７レノシユ
メモリと共用して一つのメモリの構成とすることが出来
るので、ＣＲＴディスプレイ装置醒」二でのスノ、−ズ
々スクロールの処理、回転処理が容易に、旧つ高速に行
えるＣ６

【図面の簡単な説明】

第１図ａ　−ｃ　ｆよ人力原稿（文ｔ１４）を示した”
ｌ′ｒｉｉ図、第２図ａ　−ｄは入力原稿（文書）を読
取−７だｔ寸の状態で表示した表示状態図、第３図ａ〜
ｄは入力原稿を見易い状態で表示しだ表示状態図、第４
図は入力される原稿の走査方向を示す走査状態図、第６
図に１、従来のメモリの配置図、第６Ｌンｆｉｌ、１ラ
インのデ〜りをブロックに分割しメこ分割Ｉス、第７Ｎ
−、第６図のメモリを構成するｍ行ｎ列のＲＡＭ（ａｍ
ｎ）の各番地に記１．きされるデータの対比、（ｒ＋置
を示す配置図、第８図はメモリの＋ｆ７ｊ成を８個のメ
モリプＯｙりで構成した構成図、第９図はデータを行方
向、列方向にそれぞれ８ビットごとに分割した配置図、
第１０図は第９図の番号付けを行ったブロック内の６４
ビ、トのデ〜りを示したデータ配置図、第１１図は第８
図の各メモリに記ｔＦ７するデータを・示したデータ配
置図、第１２図は本発明の一実施例におけるデータ記憶
方法を行う場合のデータ［ｊピ俤装置を示すブロック図
、第１３図ｒｊ、第１２図の７ノトレジスクに取込外ｔ
７．たデーりと巡回７）ｌＬ、て並０−を変換し／こ後
のデータを示し／（データ配置図、第１４図ｄ各ＲＡＭ
の領域に井かれるデータ番労を示した番号１ｉ１Ｊ当て
図、第１５１′Ａｉｑｌ、ブロックに対応するＲＡＭの
領域を示した状態図、第１６図（ξ↓行行方向読出し／
Ｃ場合に第１２図の／フトレジスクに取込寸れ／こデー
りと巡回シフトして並０・を変換し／こ後のデータ及び
直列信号の取出し方向を示し／こ取出し状態図、第１７
ンｌｆｄ、列方向に読出した場合に第１２図の７ノトレ
ジスタに取込斗れだテ−りと巡回シフトして並びを変換
した後のデータ及び直列信号の取出し方向を示した取出
し状態Ｎ１第１８図はメモリの構成を１６個のメモリブ
ロックで構成した構成図、第１９図はデータを１−１方
向、列方向にそれぞれ１６ビノトごとに分割した分割配
置図、第２０図＆ｉ第１９図で番号（−１けを行ったプ
Ｄ７り内の２５６ビツトのデータを示したデータ配置図
、第２１図ｒ［第１８図の各メモリに記憶するデータを
示し／こデータ配置１ン１である３、 １・　Ｓ　／Ｐ　／フトレンスタ、２−・　／フトレジ
スタ、３　ラノヂ、４・−メモリ回路、５−シフトレン
スタ、６〜−Ｐ／Ｓ／フトレジスタ、７・　セレクタ、
８−　コンｌ−ｒ＋−ル回路。 代用１人の氏名　弁理士　中　尾　敏　男　にか１名第
　７１２１ 第８図 第９図 第１Ｏ図 筋１２図 第１３１ｊＦ ８．ｊｉ［Ｊ　７５８５Ｑ６Ｗ　””’Ｌ　５／３５’
？ｌ＋０６６２！　ｕ６第１６図 ｏＯ回転　１８０’回転 ５７５８．５６０６１６２１３７４ 第１９図 第２０図

Claims (1)

【特許請求の範囲】
1. データを行方向７列方向にそれぞれＮビットごとに分割
   し、ＮｘＮビットのデータをブロック単位として扱い、
   前記各ブロック内における同一行内のＮ個の各データ及
   び同一列内のＮ個の各データは並列に動作可能なＮ個の
   独立したメモリに分解して記憶すること金峙徴とするデ
   ータ記憶方法。