JPS60210863A - 相補ｍｏｓ集積回路及びその製造方法 - Google Patents

相補ｍｏｓ集積回路及びその製造方法

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JPS60210863A
JPS60210863A JP60002620A JP262085A JPS60210863A JP S60210863 A JPS60210863 A JP S60210863A JP 60002620 A JP60002620 A JP 60002620A JP 262085 A JP262085 A JP 262085A JP S60210863 A JPS60210863 A JP S60210863A
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conductivity type
layer
polycrystalline silicon
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バルデイ・リビオ
コルダ・ギウゼツペ
イアヌツチ・ジウリオ
レ・ダニロ
デ・サンテイ・ジオルジオ
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SGS ATES Componenti Elettronici SpA
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＭＯＳ　（金属酸化物半導体）型集積回路、特
に珪素ゲートを有する１対の相補ＭＯＳ　）ランジスタ
（ＣＭＯ３）及びその製造方法に関するものである。
（従来の技術） 珪素ゲートを有するＣＭＯ３集積回路を製造する場合に
ＣＭＯ３対の両トランジスタのスレシホルド電圧を低く
すると同時に能動ドレイン及びソース領域間の距離を僅
かとするのは困難である。これらの両特性は各トランジ
スタに対し必要である。その理由は、これら特性によっ
て供給電圧を低くすると共に集積密度を高くし且つ応答
速度を速くするからである。
スレシホルド電圧の低いトランジスタを製造するために
行う手段の説明として、ライレイ社出版のエイ・ニス・
グローブの著書１フイジツクスアンド　チクノロシイ　
オブ　セミコンダクタデバイス”の第３３３頁に記載さ
れている次式で示す関係式を用いる。
（Ｏ 上式はＣＭＳ　ｌ−ランジスタのスレシホルド電圧を特
性パラメータの関数として表わし、ここに（−）符号は
ｐチャンネルトランジスタに関し、（＋）符号はｎチャ
ンネルトランジスタに関し、ここにＶ丁＝スレシホルド
電圧 ＶＦＩ−フラットバンド電圧 φ、一基板の表面電位 に、＝珪素の比誘電率 ε。＝電気定数 ｑ＝重電 荷＝）ランジスタを形成する領域のドーパントの濃度 Ｃ０−ゲート誘電体の単位表面当たりの容量である。
スレシホルド電圧ＶＴはｐチャンネルトランジスタでは
負、ｎチャンネルトランジスタでは正である。
トランジスタのスレシホルド電圧の値は上式の右辺の３
つの項に依存する。従来のにＭＯ３装置のｎチャンネル
トランジスタでは２つの項Ｖ□及びφ。
は互に逆の符号（Ｖ□は負、φ１は正）を有し、はぼ全
体としては互に相殺され、その結果スレシホルド電圧は
主として第３項に依存し、これによりスレシホルド電圧
ＶＴを所望の値とするようにしている。又、側Ｏ８装置
のｐチャンネルトランジスタでは２つの項ＶＦＩ及びφ
３は双方共負であり、第３項が正であるがこの第３項に
は（−）符号が付いているため３つの項の全体はスレシ
ホルド電圧Ｖｔの値に無視し得ない影響を与え、右辺が
第３項のみの場合にはスレシホルド電圧ｖＴの絶対値は
ｌ　ＶＦＩ＋φ３１以下とはならない。
（発明が解決しようとする問題点） 従来のＣＭＯＳ装置では両トランジスタのスレシホルド
電圧を低くするために、特に、ｎチャンネルトランジス
タを形成する領域及びｐチャンネルトランンジスタを形
成する領域へのドーパントの濃度を減少することによっ
て第３項の値を減少している。ｎチャンネルトランジス
ではスレシホルド電圧Ｖｔが第３項に主として依存する
ためドーパントの濃度Ｎを僅かに減少するだけでスレシ
ホルド電圧を充分に減少させることができる。又、ｐチ
ャンネルトランンジスタではスレシホルド電圧Ｖｔを充
分に減少させるためにドーパントの濃度Ｎを著しく減少
させる必要がある。しかし、この場合には問題が生ずる
。実際上、ｐチャンネルトランンジスタの基板へのドー
パントの濃度を著しく減少させることにより、ドレイン
及びソースの成るバイアス状態のもとではゲート電圧が
スレシホルド電圧より低い場合でもチャンネルが充分に
導通状態となり（パンチスルーとして既知の現象）その
結果トランジスタの制御が不可能となる。この欠点はｐ
チャンネルトランンジスタのドレイン及びソースの領域
間の距離を広（することにより回避できる。しかしかよ
うに距離を広げるとこのトランジスタの長さが増大し従
って集積密度が低くなり、応答速度が遅くなる。
ｃｎｏｓ装置のｐチャンネルトランンジスタのスレシホ
ルド電圧の値を減少させるためにはフラットバンド電圧
Ｖ０を制御し得るようにする。上述したように、シア１
は負であるが、スレシホルド電圧Ｖｔの値を充分に減少
−させるためにＶＦＩを正とすることも考えられる。従
来既知のようにフラットバンド電圧ＶＦＩはトランジス
タを形成する基板のフェミルエネルギーとゲート電極の
フェミルエネルギーとの差にほぼ比例する。ｐチャンネ
ルトランンジスタでは基板がｎ型であり、従って相対フ
ェルミ準位は伝導帯に向か°って、即ち高エネルギーレ
ベルに向かって変位し、このトランジスタが多結晶珪素
ゲート電極を有するＣＭＯＳ装置の１部分を構成する場
合には多結晶珪素が通常Ｎ゛型であり従ってフェミル準
位は基板のフェミル準位の伝導帯に一層近くなる。これ
がため基板のフェミルエネルギーがゲート電極のフェミ
ルエネルギーより低く従ってフラットバンド電圧ｖ０は
ほぼ一２５０―νの負電圧となる。フラットバンド電圧
を充分に高い正の値、例えばほぼ７５０　ｍＶにするた
めにはゲート電極のフェミル準位を価電子帯に向かって
、即ち基板のエネルギーレベルより低いエネルギーレベ
ルに向かって変位させる必要があり、この目的のため多
結晶珪素にｐ導電型を呈する不純物（Ｐ４）を多量にド
ープする必要がある。
ｐチャンネルトランンジスタに正のフラットバンド電圧
をもちいる場合には基板へのドーパントの濃度を比較的
高くしても充分に低いスレシホルド電圧を得ることがで
きる。従ってかかる手段はスレシホルド電圧が低く、能
動領域間の距離が短いｐチャンネルトランンジスタを得
る際に特に有利である。
然しｐチャンネルトランンジスタのゲート電極にｐ型不
純物をドープし、且つｎチャンネルトランンジスタのゲ
ート電極にｎ型不純物をドープする場合には相補トラン
ジスタに属する多結晶珪素電極、例えばＣＭＯＳインバ
ータのゲート電極を直接接続することはできない、その
理由は互に反対導電型の不純物がドープされた２個の電
極を互に接続する際にダイオードが形成されるからであ
る。
この欠点は電極を完全な金属化層により接続す・る場合
には回避できるがこの構成にも欠点がある。
その理由は比較的大きな面積を必要とすると共に回路設
計の融通性が損われその結果、このシステムは実際に使
用し得なく、しかもＣＭＯＳ装置の両トランジスタの多
結晶珪素に単一導電型、即ちｎ型の不純物をドープする
からである。
ＣＭＯＳ装置の多結晶珪素部分にアクセプタ元素をドー
プすることにより多結晶珪素と基板ｔＩＪｉ域との間の
両トランジスタのｎ型及びｐ型の例えば能動ドレイン領
域に更に有利に直接接点を設けることができるが、従来
の０問Ｓ装置では全ての多結晶珪素がｎ型であるため上
述した手段はｎ型領域に対してのみ実施可能となる。か
かる手段は、直接接点によってスペースを節約し従って
金属相互接続により装置を接点に対し充分小型化する点
で特に有利である。
本発明の目的は、スレシホルド電圧が低く、能動領域間
の距離が狭く、従って既知の方法により得られた場合よ
りも集積密度が高く、応答速度が速いトランジスタを有
し、しかも製造方法を複雑にすることなく両トランジス
タに直接接点を設は得るようにしたＣＭＯ５集積回路及
びその製造方法を提供せんとするにある。
（問題点を解決するための手段） 本発明は高密度集積回路用の低スレシホルド電圧を有す
る１対の相補ＭＯ３）ランジスタの半導体構体であって
単結晶珪素基板と、相補ＭＯ３ｌ−ランジスタ対の第１
トランジスタの能動領域を形成する第２導電型（ｐ）の
２個の領域を有し前記基板に形成された第１導電型（ｎ
）の第１　ｗ４域と、上記トランジスタ対の第２トラン
ジスタの能動領域を形成する第１導電型（ｎ）の２個の
領域を有し前記基板に形成された第２導電型（Ｐ）の第
２領域と、電界誘電体を形成し前記両領域間の基板部分
を被覆する極めて肉厚の絶縁材料の第１層と、ゲート誘
電体を形成し両トランジスタの第１能動領域及び第２能
動領域間の少くとも第１　ｆｉＪｉ域の１部分及び第２
領域の１部分を被覆する絶縁材料の極めて肉薄の第２層
とを具える相補ＭＯ５集積回路において、金属珪化物で
被覆された多結晶珪素電極を具え、これら珪素電極の少
くとも１個を第１導電型（ｎ）とすると共にこれにより
第２トランジスタの能動領域間のゲート誘電体を被覆し
、前記珪素電極の少くとも１個を第２導電型（ｐ）とす
ると共にこれにより第１トランジスタの能動領域間のゲ
ート誘電体を被覆するようにしたことを特徴とする。
本発明相補ＭＯ５集積回路の製造方法は単結晶珪素基板
を設け、この基板に第１導電型（ｎ）の第１領域及び第
２導電型（ｐ）の第２領域の２領域を形成し、これら両
領域間の基板部分を被覆し、電界誘電体を形成する絶縁
材料の第１肉厚層を形成し、前記両頭域を被覆し、ゲー
ト誘電体を形成する絶縁材料の第２肉薄層を形成し、絶
縁材料のこれら両層上に多結晶珪素層を形成して低スレ
シホルド電圧の１対の相補ＭＯＳ　ｌ−ランジスタを製
造するに当り、前記多結晶珪素層上に金属珪化物層を形
成し、該金属珪化物層及びその下側の多結晶珪素層を選
択的にエツチングしてトランジスタ対の２個のトランジ
スタの少くともゲート電極を形成し、第１導電型（ｎ）
を呈する不純物を単結晶珪素の第２領域にドープして前
記トランジスタ対の第１トランジスタの能動領域を形成
すると共に前記多結晶珪素層の少くとも１部分にドープ
してこの第１トランジスタのゲート電極を形成し、第２
導電型（ｐ）を呈する不純物を単結晶珪素の第１領域に
ドープして前記トランジスタ対の第２トランジスタの能
動領域を形成すると共に前記多結晶珪素層の少くとも１
部分にドープしてこの第２トランジスタのゲート電極を
形成するよにしたことを特徴とする。
図面につき本発明を説明する。
図中、同一部分には同一符号を付して示す。又、符号ｎ
及びｐはｎ型不純物及びｎ型不純物によるドーピングを
夫々示し、このドーピングによる不純物の濃度が高い場
合にはこれを上記符号ｎ及びｐに（＋）記号を付して示
す。
第１図に示す構体は既知の処理工程により得ることがで
き、従ってその詳細な説明は省略する。
この構体はｎ型不純物がドープされた単結晶珪素の基板
１を具え、この基板にＣＭＯＳ装置のｐチャンネルトラ
ンジスタを形成する領域２を設ける。又、この基板はｐ
型不純物がドープされた領域３　（ｐ型井戸部とも称さ
れる）を形成し、この領域３にＣＭＯ５装置のｎチャン
ネルトランジスタを形成する。
珪素基板１を二酸化珪素層４により被覆し、二酸化珪素
層４の肉厚部分は電界誘電体を形成すると共にこれら領
域２及び３間並びにこれら領域の外側に位置させ、且つ
珪素層４の肉薄部分はゲート誘電体を形成すると共にこ
れにより領域２及び３を被覆する。
領域２ではｎ型ドーパントの濃度を比較的低く（この状
態を第１図に点線で示す）、代表的にはほぼ１．２　Ｘ
ＩＯ”原子／ｃ１１１３としてスレシホルド電圧が低い
（このスレシホルド電圧を−０，７〜−１■とする）ｐ
チャンネルトランジスタを得るようにするが、この場合
トランジスタの能動領域間の距離を充分広く　（代表的
には３．５μｓ）して上述したパンチスルー現象を防止
し得るようにする必要がある。しかしｎチャンネルトラ
ンジスタに対する領域３のｐ型不純物の濃度は充分高く
、はぼ１０’原子／ｃｍ３とし、これによりこのトラン
ジスタのドレイン−ソース間の距離を狭くし得るように
する。
第２図に示すようにこの構体に感光性ニス（フォトレジ
スト）のマスク５を設けるがこのフォトレジストマスク
によって二酸化珪素層４をほぼ完全に被覆するが領域３
上に位置する層４の僅かな区域６上ではフォトレジスト
マスク５を除去してこの区域６を露出する。この露出区
域６の酸化物を化学的エツチングにより除去してその下
側の珪素を露出し領域３に形成すべきｎチャンネルトラ
ンジスタへの直接接点を次の処理で形成し得るようにす
る。
次いでフォトレジストの保護マスク５を除去すると共に
ＣＶＤ（化学蒸着法）と称される通常の技術を用いて多
結晶珪素層７　（第３図参照）を設け、この珪素層７に
既知の拡散処理によりｎ型不純物、例えば燐を極めて高
濃度（Ｎ・）でドープする。
更に、フォトレジストマスク８を多結晶珪素層７の成る
区域に設け、この珪素層７の保護されていない露出部分
を選択化学エツチングにより除去して第４図に示すよう
に領域２及び３上に二酸化珪素層４を介して多結晶珪素
部分７Ａ及び７ｃを夫々重畳すると共に二酸化珪素層４
にあけた窓により露出された領域３の珪素表面上に多結
晶珪素部分７Ｂを設ける。これら多結晶珪素部分７Ａ、
７Ｂ及び７ｃによって、ｐチャンネルトランジスタのゲ
ート電極及びｎチャンネルトランジスタのドレイン電極
を夫々構成する。
次いでフォトレジストマスク８を除去し且つ他のフォト
レジストマスク９を設け、これにより領域２の表面全体
を被覆すると共に従来既知のようにｎ型ドーパント例え
ば砒素（＾３）を、領域３上に位置し、多結晶珪素部分
７ｃにより被覆されていないゲート誘電体のみを通過す
るに充分なエネルギーでイオン注入により領域３の珪素
内に導入する。領域３内にドーパン）Ｎが存在する状態
を第５図に点線で示す。
次にツメ・トレジストマスク９を除去し且つ他のフォト
レジストマスクｌＯを設け、これにより領域３の表面全
体を被覆すると共にｐ型ドーパント例えば硼素（Ｂ）を
、領域２上に位置し、多結晶珪素部分７Ａにより被覆さ
れていないゲート誘電体のみを通過するに充分なエネル
ギーでイオン注入により領域２の珪素内に導入する。
次いでフォトレジストマスクｌＯを除去し、且つ第６図
に示すように半導体ウェファを、領域３及び２に夫々す
でに注入されたｎ及びｐドーパントを更に内部に導入セ
しめ得ると共に比較的肉厚の二酸化珪素層を形成するに
充分な期間に亘って高温（はぼ１０００℃）に曝す。こ
の高温処理によっても特に直接接点区域における多結晶
珪素へのｎ型ドーパントの拡散を改善し、このドーパン
トが多結晶珪素部分７Ｂに接触している領域３の珪素内
に拡散されるようになる。かようにしてｎチャンネルト
ランジスタのドレイン及びソース領域を夫々構成する高
濃度のドーパン１−（Ｎ”″）を有する２個の拡散ｎ型
領域１２及び１３を領域３内に形成し、且つｐチャンネ
ルトランジスタのドレイン及びソース領域を夫々構成す
る高濃度のドーパント（Ｐ’″）を有する２個のｐ型拡
散領域１４及び１５を領域２内に形成する。
上述した方法を用いて製造した第６図に示す構体では両
トランジスタのスレシホルド電圧は低い（ｐチャンネル
トランジスタでは−０，７〜−Ｉ　Ｖ。
ｎチャンネルトランジスタでは０．７〜Ｉ　Ｖ）が、こ
の構体ば、２個のトランジスタに対して異なる手段を用
いることにより、即ちｎチャンネルトランジスタに対し
てはゲート電極の多結晶珪素をＮ４にドープしてｎチャ
ンネルトランジスタのフラットバンド電圧Ｖ□を負とす
ると共にｐチャンネルトランジスタに対してはこれが形
成される領域２のｎ型不純物の濃度を低くすることによ
り形成することができる。しかしこの場合には図面から
明らかなようにｐチャンネルトランジスタのドレイン及
びソース領域間の距離をｎチャンネルトランジスタのド
レイン及びソース領域間の距Ｍ（はぼ２．５μｍ）と同
様に減少させることはできない。
従ってｎチャンネルトランジスタの寸法及び応答速度は
ｐチャンネルトランジスタの場合よりも大きい。更に多
結晶珪素がＮ４にドープされているため、この多結晶珪
素とｐ型基板領域、例えばｐチャンネルトランジスタの
ドレイン領域１４とを直接接触させることができない。
（実施例） 第７〜１３図は本発明製造方法の種々の工程を示す。
第７図に示す構体は、第１図に示す構体と同様にｎ型不
純物がドープされた単結晶珪素の基板ｌを具え、この基
板１に、ＣＭＯ３装置のｐチャンネルトランジスタを構
成する領域２と、ＣＭＯ３装置のｎチャンネルトランジ
スタを構成するためにｐ型不純物がドープされた領域３
とを設ける。又、基板１の表面全体には二酸化珪素層４
を被覆し、その肉厚部分によって電界誘電体を構成する
と共に肉薄部分によってゲート誘電体を構成する。しか
し第７図の構体と第１図の構体との相違は、領域２のｎ
型ドーパントの濃度が比較的高く、代表的には４　ＸＩ
Ｇ”　〜５　ＸＩＯ”原子／ｃ１１３である点である。
かかる高濃度は、既知のように、すでにｎ型ドーパント
の濃度の高い基板を用いるか、又は最初ｎ型ドーパント
の濃度の低い基板を用い、次いでその表面のドーパント
濃度をｎ型不純物のイオン注入により増大することによ
って得ることができる。
かようにしてｐチャンネルトランジスタに対しても能動
領域間の距離を減少させることができる。
この構体上に、第８図に示すようにフォトレジストマス
ク１６を被着する。このフォトレジストマスク１６は、
二酸化珪素層４のほぼ全体を被覆するが領域３及び２上
に夫々位置する２つの小区域１７及び１８上のみは除去
してこれら区域を露出する。
保護されていない露出区域１７及び１８の二酸化珪素を
化学的エツチングにより除去してその下側の珪素を露出
すると共にこれにより２個のＣＭＯ５）ランジスタのド
レイン領域に直接接点を設は得るようにする。
次いでフォトレジストマスク１６を除去し、第９図に示
すように構体の表面全体に多結晶珪素層１９をＣＶＤ技
術により被着し、この層１９上にタンタルのような金属
の珪化物ＴＭ２Ｇを例えばスバ、２タリング技術を用い
て被着する。次いで珪化物層２０の成る区域上にフォト
レジストマスク２１を設け、珪化物層２０の保護されて
いない部分及びその下側の多結晶珪素層１９の部分を例
えば選択化学エツチングにより除去して第１Ｏ図に示す
ように２つの領域２及び３上に夫々多結晶珪素及び珪化
物の細条１９Ａ。
２０Ａ、及び１９Ｃ，２０Ｃが二酸化珪素層４を介して
重畳されるようにすると共に二酸化珪素層４に形成した
２個の窓の開口により露出された領域２及び３の珪素部
分に多結晶珪素細条１９Ｂ及び珪化物細条２ＯＢを直接
接触させるようにする。
次にフォトレジストマスク２１を除去し、第１１図に示
すように他のフォトレジストマスク２２を設けこれによ
り領域２の表面全体を披露する。その後イオン注入処理
によりｎ型ドーパント、例えばｐ型砒素（Ａ３）を領域
３の珪素内に導入すると共に多結晶珪素細条１９Ｃの全
体及び多結晶珪素細条１９Ｂの１部分にも導入する。こ
のＷＡ６０〜２００　ｋｅＶのイオン注入エネルギーを
用いこれによりドーパントが酸化物の露出部分及び珪化
物細条の露出部分（２０Ｃ全体及び２０Ｂの１部分）を
通過し得るようにするが多結晶珪素細条１９Ｇ及び１９
Ｂの下側のゲート酸化物内にはドーパントが侵入し得な
いようにする。
次いでフォトレジストマスク２２を除去し第１２図に示
すように他のフォトレジストマスク２３を設け、これに
より領域３の表面全体を被覆する。
その後イオン注入処理によりｐ型ドーパント、例えば硼
素ＣＢ）を、領域２の珪素内に導入すると共に多結晶珪
素細条１９Ａ内及び多結晶珪素細条１９Ｂの１部分内に
も導入される。この際はぼ４０ｋｅνのイオン注入エネ
ルギーを用い、これにより上述したｎ型ドーパントのイ
オン注入の場合と同様にドーパントがゲート酸化物の露
出部分及び珪化物細条の露出部分（２ＯＡ全体及び２０
Ｂの１部分）を通過し得るようにするが多結晶珪素細条
１９＾及び１９Ｂの下側のゲート酸化物内にはドーパン
トが侵入し得ないようにする。
次いでフォトレジストマスク２３を除去してウエハア全
体に、すでにイオン注入されたｎ型及びｐ型ドーパント
を更に内部に導入せしめ得ると共に比較的肉厚の二酸化
珪素層２４（第１３図）を形成するに充分な期間に亘り
高温（はぼ１０００℃）処理を施す。これがため多結晶
珪素部分１９Ｂ及び１９Ｂｌ内にイオン注入されたドー
パントが特にこれら多結晶珪素部分のすぐ下側に位置す
る単結晶区域内に拡散されこれによりこれら区域が接続
されるようになる。従ってｎチャンネルトランジスタの
ドレイン及びソース領域を夫々形成するドーパントの高
濃度（Ｎ゛）の２個のｎ型拡散領域２５及び２６が領域
３内に形成され、且つｐチャンネルトランジスタのドレ
イン及びソース領域を夫々形成する高濃度（Ｐ＋）の２
個のｐ型拡散領域２７及び２８が領域２内に形成される
ようになる。
（発明の効果） 第１３図に示す本発明半導体構体では２個のトランジス
タのゲート及びドレイン電極を多結晶珪素及び珪化物の
２個の重畳細条によって形成する。
実際上ｎチャンネルトランジスタのゲート及びドレイン
電極は夫々不純物を多量にドープしたｎ型多結晶珪素細
条（Ｎ”″）１９Ｃ及び１９Ｂ１により形成し、その上
に珪化物細条２０Ｃ及び２０Ｂを夫々設けており、且つ
ｐチャンネルトランジスタのゲート及びドレイン電極は
夫々不純物を多量にドープしたｐ型多結晶珪素細条（Ｐ
”　）　１９Ａ及び１９Ｂ２により形成し、その上に珪
化物細条２〇八及び２０１１を夫々設けている。
これがため本発明半導体構体ではｐチャンネルトランジ
スタのゲート電極の多結晶珪素にはｐ型不純物をドープ
している。かようにしてこのｐチャンネルトランジスタ
は、そのスレシホルド電圧をＶＦＩが正のために低くす
ると共に能動領域２７及び２８間の距離を短くしている
。その理由はｐチャンネルトランジスタを形成する領域
２のｎ型ドーパントの濃度を高く保持し得るからである
。更に多結晶珪素とｐ型車結晶珪素とを直接接触するこ
ともできる。これがため、部分的にｎ型不純物がドープ
された部分（１９Ｂ１）及び部分的にｐ型不純物がドー
プされた部分（１９Ｂ２）を有する多結晶珪素細条１９
Ｂに形成されるダイオードは何等問題を生じない。その
理由は多結晶珪素細条がその上側に重畳される珪化物細
条２０Ｂによって短絡されるからである。これがため本
発明半導体構体では、その油溜性に悪影響を与えるアル
ミニウム接続ブリッジを用いることなく、互に反対導電
型の不純物がドープされた多結晶珪素電極を互に接続す
ることができる。
本発明は上述した例にのみ限定されるものではな（、幾
多の変更を行うことができる。例えば、ＣＭＯＳ装置の
２個のトランジスタの能動素子を形成する拡散を、２つ
の異なる工程で、即ちｎチャンネルトランジスタの能動
素子１９Ｇ、１９Ｂ１．２５及び２６を形成するために
ｎ型不純物のイオン注入を行う工程と、ｐチャンネルト
ランジスタの能動素子１９Ａ。
１９Ｂ２．２７及び２８を形成するためにｐ型不純物の
イオン注入を行う工程とで実施することができる。
又、イオン注入以外のドーピング方法を用いると共にフ
ォトレジスト以外のマスク材料を用いることができる。
更に本発明は任意の型のＣＭＯ３製造方法と共に用いる
ことができる。又、本発明は０ＭＯ３装置のｎチャンネ
ルトランジスタを形成するｐ型拡散領域（３）をｎ型基
板内に形成する上述したｐ型井戸法のほかに、“Ｎ型井
戸”、“ツインタブ及び“エピタキシアル”として既知
の方法と共に用いることができる。この場合これらの処
理は夫々、ｎチャンネルトランジスタのｎ型拡散領域を
ｐ型基板内に形成（Ｎ型井戸処理）する処理、ｐチャン
ネル及びｎチャンネルトランジスタの夫々ｎ型及びｎ型
拡散領域を低ドーピングでｎ型又はｐ型基板内に形成（
ツインタブ処理）する処理、及びｎ゛゛基板（又はｐ゛
型型板板にｎ−型（又はｐ−型）のエピタキシアル基板
を形成　（一般にツインタブ処理と組合わせたエピタキ
シアル法）する処理を含むようにする。
【図面の簡単な説明】
第１〜６図はＣＭＯＳインバータの従来の製造方法の数
工程を示す断面図、 第７図〜１３図は本発明による相補ＭＯ３集積回路の製
造方法の数工程を示す断面図である。 １・−・単結晶珪素基板 ２−Ｐチャンネルトランジスタ形成領域３−ｎチャンネ
ルトランジスタ形成領域４−二酸化珪素層 ５．８，９．１０，１６，２１．２２．２３−−フォト
レジストマスク６−露出区域　７−多結晶珪素層 ７＾、７Ｂ、７Ｃ−多結晶珪素部分 １１．１２，１３−拡散ｎ型領域 １４．１５−拡散ｐ壁領域　１７．ＩＢ−露出区域（４
）１９−・−多結晶珪素層 １９八、　１９Ｂ１　、１９Ｂ２．１９Ｃ・・・多結晶
珪素細条（部分）２〇−金属珪化物層 ２０＾、２０Ｂ、２０Ｃ−珪化物細条 ２４−・肉厚二酸化珪素層　２５．２６−ｎ型拡散領域
２７．２８−・ｎ型拡散領域 図面の浄書（内容に変更なし） ＦＩＧ、　Ｉ ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、　４ 腑 ＦＩＧ、５ ＦＩＧ、６ ム 日α　７ ＦＩＧ、　８ ＦＩＧ、　９ ＦＩＧ、ＩＩ 日Ｇ　１２ 第１頁の続き ０発　明　者　イアヌツチ・ジウリオ　イタンツ“ ０発　明　者　し　・　ダ　ニ　ロ　イタア ０発　明　者　デ・サンティ・ジオル　イタジオ リア国ミラノ２００５９　ビメルカテ　ビア　リメンブ
ラ２ リア国ミラノ２００４４　ベルナレツジオ　ビア　エミ
リ黍 リア国２０１３３　ミラノ　ビア　ベラ８手　続　補　
正　書 昭和６０年４月　１日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和６０年特許願第　２６２０号 ２、発明の名称 相補ＭＯ３集積回路及びその製造方法 ３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正の対象　明細書の「発明の詳細な説明」の欄１
、明細書第７頁第１１〜１２行を 「圧ｖｒの値に無視し得ない影響を与え、右辺の第３項
のみが変化する場合にはスレシホルド電圧しの絶対」 に訂正する。 ２、同第１４頁第１２〜１５行を 「符号Ｎ及びＰはｎ型不純物及びｎ型不純物によるドー
ピングを夫々示し、このドーピングによる不純物の濃度
が高い場合にはこれを上記符号Ｎ及びＰに（＋）記号を
付して示す。」に訂正する。 ３、同第１８頁第９行の 「二酸化珪素層」を［二酸化珪素層１１Ｊに訂正する。

Claims (1)

  1. 【特許請求の範囲】 ■、　高密度集積回路用の低スレシホルド電圧を有する
    １対の相補ＭＯ５）ランジスタの半導体構体であって単
    結晶珪素基板（１）と、相補ＭＯＳトランジスタ対の第
    １トランジスタの能動領域を形成する第２導電型（ｐ）
    の２個の領域（２７，２８）を有し前記基板（１）に形
    成された第１導電型（ｎ）の第１６Ｍ域（２）と、上記
    トランジスタ対の第２トランジスタの能動領域を形成す
    る第１導電型（ｎ）の２個の領域（２５，２６）を有し
    前記基板（１）に形成された第２導電型（ｐ）の第２領
    域（３）と、電界誘電体を形成し前記両領域間の基板部
    分を被覆する極めて肉厚の絶縁材料の第１層（４）と、
    ゲート誘電体を形成し両トランジスタの第１能動領域（
    ２７゜２８）及び第２能動領域（２５，２６）間の少く
    とも第１領域（２）の１部分及び第２ｉＪｌ域（３）の
    １部分を被覆する絶縁材料の極めて肉薄の第２層（４）
    とを具える相補ＭＯ５集積回路において、金属珪化物（
    ２０＾、　２０Ｂ　、　２０Ｃ）で被覆された多結晶珪
    素電極（１９＾、１９Ｂ２．１９Ｂ１．１９Ｃ）を具え
    、これら珪素電極の少くとも１個（１９Ｇ、　１９Ｂ１
    ）を第１導電型（ｎ）とすると共にこれにより第２トラ
    ンジスタの能動領域（２５，２６”）間のゲート誘電体
    （４）を被覆し、前記珪素電極の少くとも１個（１９Ａ
    、　１９８２）を第２導電型（ｐ）とすると共にこれに
    より第１トランジスタの能動領域（２７，２８）間のゲ
    ート誘電体（４）を被覆するようにしたことを特徴とす
    る相補ＭＯ３集積回路。 ２、多結晶珪素電極の少くとも１個（１９Ｂ１　、１９
    Ｂ２）は、同一導電型の領域（２７、２５）と相俟って
    直接オーム接点を形成することを特徴とする特許請求の
    範囲第１項記載の相補ＭＯＳ集積回路。 ３、単結晶珪素基板（１）を設け、この基板（１）に第
    １導電型（ｎ）の第１ＳＮ域（２）及び第２導電型（ｐ
    ）の第２領域（３）の２領域を形成し、これら両領域（
    ２，３）間の基板部分を被覆し、電界誘電体を形成する
    絶縁材料の第１肉厚層（４）を形成し、前記両頭域（２
    ，３）を被覆し、ゲート誘電体を形成する絶縁材料の第
    ２肉薄層（４）を形成し、絶縁材料のこれら両層（４）
    上に多結晶珪素層（１９）を形成して低スレシホルド電
    圧の１対の相補ＭＯＳ　）ランジスタを製造するに当り
    、前記多結晶珪素層（１９）上に金属珪化物層（２０）
    を形成し、該金属珪化物層（２０）及びその下側の多結
    晶珪素層（１９）を選択的にエツチングしてトランジス
    タ対の２個のトランジスタの少くともゲート電極（２０
    ＾−Ｃ９１９Ａ−Ｃ）を形成し、第１導電型（ｎ）を呈
    する不純物を単結晶珪素の第２領域（３）にドープして
    前記トランジスタ対の第１トランジスタの能動領域（２
    ５，２６）を形成すると共に前記多結晶珪素層の少くと
    も１部分（１９Ｂ１．１９Ｃ）にドープしてこの第１ト
    ランジスタのゲート電極を形成し、第２導電型（ｐ）を
    呈する不純物を単結晶珪素の第１８１域（２）にドープ
    して前記トランジスタ対の第２トランジスタの能動領域
    （２７、２８）を形成すると共に前記多結晶珪素層の少
    くとも１部分（１９Ａ、１９Ｂ２）にドープしてこの第
    ２トランジスタのゲート電極を形成するよにしたことを
    特徴とする相補ＭＯ３集積回路の製造方法。 ４、第１導電型（ｎ）を呈する不純物及び第２導電型（
    ｐ）を呈する不純物のドーピングは絶縁材料の第２層（
    ４）の露出部分と、多結晶珪素（１９＾−Ｂｌ−８２−
    Ｃ）を被覆する金属珪化物（２０＾−Ｃ）とを貫通する
    ようなエネルギーでイオン注入により行うことを特徴と
    する特許請求範囲第３項記載の相補８０３集積回路の製
    造方法。 ５、多結晶珪素層（１９）の形成前絶縁材料の第２層（
    ４）を選択的にエツチングしてｚｗＡ域（２，３）の少
    くとも１ｔｔＩ域の１部分を露出しこれにより次に形成
    する多結晶珪素層（１９）とこの露出部分とによって直
    接オーム接点を形成するようにしたことを特徴とする特
    許請求の範囲第３項記載の相補ＭＯ５集積回路の製造方
    法。
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