JPS60210877A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60210877A
JPS60210877A JP59066912A JP6691284A JPS60210877A JP S60210877 A JPS60210877 A JP S60210877A JP 59066912 A JP59066912 A JP 59066912A JP 6691284 A JP6691284 A JP 6691284A JP S60210877 A JPS60210877 A JP S60210877A
Authority
JP
Japan
Prior art keywords
semiconductor
mobility
type
channel
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59066912A
Other languages
English (en)
Inventor
Takashi Osone
隆志 大曽根
Masanori Fukumoto
正紀 福本
Haruhide Fuse
玄秀 布施
Shohei Shinohara
篠原　昭平
Shinji Odanaka
紳二 小田中
Masataka Horai
正隆 宝来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP59066912A priority Critical patent/JPS60210877A/ja
Publication of JPS60210877A publication Critical patent/JPS60210877A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置、特にＭＩＳ型又は接合型電界効
果型トランジスタ（ＦＥＴ）に関するものである。
従来例の構成とその問題点 従来のｎチャネル領域Ｉ　８ｇ電界効果トランジスタを
第１図に示す。ｐ型Ｓｉ基板１１中にソース、ドレイン
１２．１３ｉ形成し、チャネル領域１４上にゲート絶縁
膜１５とゲート電極１６を形成する。チャネル領域１４
の電子移動度μｎは約ｅｏｏｃｔＡｌｖ　轡ｓｅｃが得
られる。ｐチャネルの場合の正孔移動度μｐは約２ｏｏ
ｃｄ／Ｖ　＊ｓｅａである。トランジスタの動作速度を
向上せしめるためには、上記移動度を大きくする必要が
あるが、Ｓｉ基板１１を用いる限り移動度に限界がある
。
発明の目的 本発明の目的は、高い移動度を有する電界効果トランジ
スタを実現することにある。特にＳｉ基板を用いて従来
より格段に高い移動度を実現することにある。
発明の構成 本発明の基本構成は、半導体基体中に選択的に高移動度
の半導体層を形成して、その半導体層にＦＥＴのチャネ
ルを形成する。
実施例の説明 まず、次表１に各種半導体の物理定数と移動度の一覧を
示す。表中の移動度はバルク中の移動度を示す。ＭＩＳ
型ＦＩＴの場合は、電荷はゲート絶縁膜と基板の界面近
傍を流れるため、その実効的移動度はバルクの約％に低
下すると考えられる。
第２図に本発明の一実施例を示す。第１の半導体基体と
してのｐ型Ｓｉ基板１１中に選択的にチャネル領域とな
る第２の半導体層として例えばｐ型Ｇ＆ＡＳ層２１をソ
ース、ドレイン１２．１３にまたがるように形成する。
チャネル領域上にゲート絶縁膜２２とゲート電極２３を
形成する。このｎチャネルＭＩＳ型ＦＩＴではバルク移
動度の半分が得られるとして約４，４０　ｏｃｄ　／　
ｖ　−ｓｅａになりＳｉ基体中に形成した従来のｎチャ
ネルＦＥＴのｅｏｏＣａｌ／Ｖ　ｌ＋　ｓｅｃに比ヘテ
約７倍の高移動度が得られる。
第３図は本発明の別の実施例を示す。ｐ型Ｓｉ基板１１
中に選択的に第２の半導体層として例えばｎ型ＧａＡｓ
層３１をソース、ドレイン１２゜１３にまたがるように
埋め込み形成する。第３図の実施例の場合にはチャネル
領域内として埋め込みｎ型ＧａＡｓ層３１を利用してい
るのでバルクの移動度４，４０　ａｄ　／　Ｖ　−ｓｅ
ａが得られ、第２図の表面チャネル型ＦＩＴに比べて更
に２倍の高移動度が得られる。
本発明の実施例では、ＧＩＬＡｓ層で説明したが、他の
半導体層（例えばＧｏ　、　Ｇａｒｂ等）を用いること
も可能である。又、絶縁ゲート型ＦＩＴで説明したが、
接合型ＦＩＣＴに適用しても同様の効果′／に得られる
ことは明らかである。
発明の効果 本発明を用いれば、従来のＳｉ基板を用いたＦＥＴに比
べて１桁以上の高移動度が実現でき、高速動作のＦＩＣ
Ｔ’ｉ含む半導体装置が得られる。
【図面の簡単な説明】
第１図は従来のＭＯ８ＦＩＣＴの概略断面図、第２図、
第３図は本発明の実施例のＭＯ８ＦＩＣＴの概略断面図
である。 １１・・・・・・ｐ型Ｓｉ基体、１２．１３・・・・・
・ソース。 ドレイン、２１．３１・・・・・・職ＡＳ層、２２．３
２・・・・・・ゲート絶縁膜、２３，３３・・・・・・
ゲート電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
８ａ

Claims (1)

    【特許請求の範囲】
  1. 第１の半導体に前記第１の半導体よりも高移動度の第２
    の半導体を形成し、前記第２の半導体をチャンネルとし
    、前記第２の半導体上に形成されたゲート電極を有する
    電界効果トランジスタを備えたことを特徴とする半導体
    装置。
JP59066912A 1984-04-04 1984-04-04 半導体装置 Pending JPS60210877A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122177A (ja) * 1986-11-11 1988-05-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法

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* Cited by examiner, † Cited by third party
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JPS63122177A (ja) * 1986-11-11 1988-05-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法

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