JPH065710B2 - 半導体装置 - Google Patents

半導体装置

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JPH065710B2
JPH065710B2 JP58175008A JP17500883A JPH065710B2 JP H065710 B2 JPH065710 B2 JP H065710B2 JP 58175008 A JP58175008 A JP 58175008A JP 17500883 A JP17500883 A JP 17500883A JP H065710 B2 JPH065710 B2 JP H065710B2
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計廣 竹中
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高耐圧パワーＭＯＳＩＣに関するもので、特
に、ウエル構造のパワーＣＭＯＳＩＣに関するものであ
る。
〔従来技術の説明〕 第１図には、オフセツト構造を用いた従来のパワーＣＭ
ＯＳＩＣの断面図を示す。説明の都合上、Ｐ型半導体基
板を用いＮ型ウエルを形成したＣＭＯＳＩＣについて説
明するが、Ｎ型基板を用いＰ型ウエルを形成したＣＭＯ
ＳＩＣについても同様である。１は３のＮチャネルトラ
ンジスタが形成されるＰ型半導体基板、２は４のＰチャ
ネルトランジスタが形成されるＮ型ウエル領域である。
５，６，７はそれぞれ、Ｎチャネルトランジスタのソー
ス・ドレイン・ゲートであり、８はドレインのオフセッ
ト部分である。同様に９，１０，１１，１２はそれぞ
れ、Ｐチャネルトランジスタのソース，ドレイン，ゲー
ト，ドレインのオフセットである。
さて、トランジスタの耐圧は、ドレイン拡散層（Ｎチャ
ネルにおいては６、Ｐチャネル…１０）の耐圧と、ドレ
インのオフセット部（Ｎチャンネル……８、Ｐチャネル
……１２）の耐圧の低い方で決まる。
従来の第１図のような構造のパワーＣＭＯＳにおいて
は、２のウエル濃度は１の基板濃度に対して１桁ほど高
いため、２に形成したドレイン１０の耐圧が、６よりも
低くなり、ウエル２に形成したトランジスタ４の耐圧
が、基板１に形成したトランジスタ３の耐圧より低くな
るという欠点があった。
例えばＰ型（１００）でキャリア密度が５×１０１４cm
-3のＳｉ基板を用い、熱拡散で拡散層を形成した、オフ
セット構造のＮチャネルトランジスタでは、耐圧が約２
００Ｖ程度であるのに対し、このＰ型基板に形成されて
いる表面濃度が約５×１０１５cm-2のＮウエルに形成し
た、オフセット構造のＰチャネルトランジスタでは耐圧
は約１２０Ｖ程度しかない。
このように従来のパワーＣＭＯＳＩＣにおいてはＣＭＯ
ＳＩＣとしての耐圧は、ウエルに形成したトランジスタ
の耐圧で決まってしまうため、高耐圧のＣＭＯＳＩＣの
形成が難しいという欠点があった。また、より高耐圧と
するためにはウエル濃度を小さくしなければならず、バ
ラツキが大きくなる、ラッチアップ等に弱くなるという
欠点が伴なっていた。
〔本発明の目的〕
本発明はこのような問題点を解決するために、その構成
を、ウエルに形成したトランジスタのドレイン拡散層
を、基板に形成したトランジスタのドレインの拡散深さ
よりも深い拡散層とすることによりより耐圧が向上した
パワーＣＭＯＳＩＣを提供するものである。
以下、本発明を図面に基づいて詳細に説明する。
〔本発明の実施例〕
第２図には、本発明の実施例を示す。１３は本発明の主
旨により深く形成されたドレイン拡散層である。
拡散層の深さと耐圧との間には第３図のような関係があ
るため、１３の拡散深さは、必要とする耐圧から適宜、
決めればよい。
以上のように、ウエル内に形成したトランジスタのドレ
イン拡散を深く形成することにより、ウエル内に形成し
たトランジスタの耐圧が向上し、ウエル濃度等をうすく
しなくても、耐圧の向上したパワーＣＭＯＳＩＣが得ら
れる。
ウエル領域に形成したトランジスタで、ドレイン拡散層
のみを深く形成しソース拡散層を深く形成しなかったの
は、ソースの拡散を深くするとゲート電極とソースのオ
ーバーラップが増加し、これによって生じる寄生容量が
トランジスタの高速動作を妨げるからである。
以上の説明においてはオフセット構造のトランジスタに
ついて説明してきたが、オフセット構造でない、トラン
ジスタについても本発明が適用できることはいうまでも
ない。
【図面の簡単な説明】
第１図は従来のパワーＣＭＯＳトランジスタの断面図、
第２図は本発明の実施例の断面図、第３図は拡散深さと
耐圧との関係である。 １……Ｐ型半導体基板 ２……Ｎウエル領域 ３……Ｎチャネルトランジスタ ４……Ｐチャネルトランジスタ ５，９……ソース ６，１０…ドレイン ７，１１…ゲート ８，１２…ドレインのオフセット部 １３………深いドレイン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１のトランジスタが形成された第１導電
    形の半導体基板と、前記半導体基板に設けられ、かつ第
    ２のトランジスタが形成された第２導電形のウエル領域
    を有する半導体装置において、前記第２のトランジスタ
    のドレイン拡散層の深さが、前記第１のトランジスタの
    ドレイン拡散層、ソース拡散層、及び前記第２のトラン
    ジスタのソース拡散層のいずれよりも深いことを特徴と
    する半導体装置。
JP58175008A 1983-09-21 1983-09-21 半導体装置 Expired - Lifetime JPH065710B2 (ja)

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JPS6066459A JPS6066459A (ja) 1985-04-16
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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