JPH0427157A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0427157A JPH0427157A JP2132262A JP13226290A JPH0427157A JP H0427157 A JPH0427157 A JP H0427157A JP 2132262 A JP2132262 A JP 2132262A JP 13226290 A JP13226290 A JP 13226290A JP H0427157 A JPH0427157 A JP H0427157A
- Authority
- JP
- Japan
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- semiconductor device
- wiring layer
- field effect
- insulated gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 claims 5
- 239000000758 substrate Substances 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
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- 239000002184 metal Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は、ＭＯＳＦＥＴを含むゲートアレイＬＳＩに関
するもので、特に、高速で高集積の半導体装置に関する
ものである。 ［発明の概要１ 本発明は、ＭＯＳ Ｆ ＥＴを含むゲートアレイＬＳＩ
の入出力セル部において、ＭＯＳＦＥＴのソース、また
はドレイン領域と第１層目の配線層（以下、配線第１層
と称す）を接続するためのコンタクトホール（以下コン
タクトと称す）と、配線第１層と、第２層目の配線層（
以下配線第２層と称す、また、配線第２層は入出力セル
部に電流を供給するための電源線として使用している。 ）を接続するためのコンタクトホール（以下ホールと称
す）を、ＭＯＳＦＥＴのソースあるいはドレイン領域に
交互に配置することにより、ＭＯＳＦＥＴの特性劣化を
防ぐと共に、微細化、高速化に適した配線パターンを実
現するものである。 ［従来の技術］ 従来の半導体装置は、ゲートアレイＬＳＩの入出力部に
於て、例えば第２図（ａ）の平面パターンで示される。 同図に於て、ＮチャンネルＭＯＳＦＥＴ （以下ＮＭＯ
３と称す）を例に説明すると、ドレイン領域４は、８個
のコンタクト６により、配線第１層ｌに接続されている
。またソース領域５は、４個のコンタクト６によって、
配線層筒１に接続され、更に４個のホール７によって、
ソース電源を供給する配線第２層２に接続されている。 ３は、ＮＭＯ５のゲートである。 このように、ソース領域５に、コンタクト６とホール７
を両方とも配置すれば、コンタクト６をソース領域全面
にとって、ホール７のための配線領域を別に設けるのに
比べて、配線効率が上がりパターンを小さくできる。 【発明が解決しようとする課題】 しかし、前述の従来技術では、第２図（ｂ）に示すよう
に、ＮＭＯ３のソース、ドレイン間の電流の流れを見る
と、コンタクト６が向き合ってし入る部分は問題ないが
、コンタクト６とホール７が向き合っている部分は、ト
レイン電流の吸い込み口が無いため、ソース領域５の直
列寄生抵抗Ｒｓにより電流が流れにくくなる。従って、
ＮＭＯ５の直流特性が劣化すると共に、直列寄生抵抗Ｒ
ｓと、ソース領域の接合容量により、スイッチングスピ
ードも遅くなるという問題があった。 そこで本発明は、この様な問題を解決するものであり、
その目的とするところは、ＭＯＳＦＥＴの性能を劣化さ
せることなしに、高集積化に通した配線パターンを提供
するところにある。 〔課題を解決するための手段］ 本発明による半導体装置は、ＭＯＳＦＥＴのソースまた
はドレイン領域に、コンタクトとホールが交互に配置さ
れていることを特徴とする。 ［実 施 例］ 以下に配線層の材料としてＡ１を使用した場合について
本発明の詳細な説明する。 第１図（ａ）は、本発明の一実施例なる半導体装置を示
す平面パターン図である。ソース領域５に配置されたコ
ンタクト６とホール７は交互に配置されており、第１図
（ｂ）に示すとうりドレイン、ソース間の電流の流れは
、ソース領域５の全面にコンタクト６を置いたときとほ
とんど変わらず、ソース抵抗の減少により、ＭＯＳＦＥ
Ｔの特性が劣化するのを防止できる。 第３図は、本発明の他の実施例なる半導体装置の平面パ
ターン図である。ドレイン領域４とコンタクト６で接続
されている第１配線層ｌは、ソース領域５を横切る形と
なっており、ソース領域５全面にコンタクト６及びホー
ル７が置けない場合である。従って、ソース領域５では
、コンタクト６とホール７を交互に置いて、ドレイン領
域４にあるコンタクトとの対向長をできるだけ大きくと
り、第３図（ｂ）で示すようにドレイン電流の流れに対
する影響を小さくして特性劣化を最小限におさえること
ができる。 以上、ＮＭＯ５を例に述べてきたが、ＰチャンネルＭＯ
３ＦＥＴ （ＰＭＯ３）においても全（同様である。ま
た、本実施例では配線の材料としてＡ１を使用している
が、他の金属配線についても全く同様である。 ［発明の効果１ 以上述べたように本発明によれば、次のような効果が得
られる。 ＭＯＳＦＥＴを含むゲートアレイに於て、ＭＯＳＦＥＴ
のソース領域またはドレイン領域に、コンタクトとホー
ルを交互に配置して、直列寄生抵抗の減少、接合容量の
低下等により特性劣化を防ぐと共に、配線の自由度を増
し、高速、高集積化に適した配線パターンを実現できる
という効果を有する。
するもので、特に、高速で高集積の半導体装置に関する
ものである。 ［発明の概要１ 本発明は、ＭＯＳ Ｆ ＥＴを含むゲートアレイＬＳＩ
の入出力セル部において、ＭＯＳＦＥＴのソース、また
はドレイン領域と第１層目の配線層（以下、配線第１層
と称す）を接続するためのコンタクトホール（以下コン
タクトと称す）と、配線第１層と、第２層目の配線層（
以下配線第２層と称す、また、配線第２層は入出力セル
部に電流を供給するための電源線として使用している。 ）を接続するためのコンタクトホール（以下ホールと称
す）を、ＭＯＳＦＥＴのソースあるいはドレイン領域に
交互に配置することにより、ＭＯＳＦＥＴの特性劣化を
防ぐと共に、微細化、高速化に適した配線パターンを実
現するものである。 ［従来の技術］ 従来の半導体装置は、ゲートアレイＬＳＩの入出力部に
於て、例えば第２図（ａ）の平面パターンで示される。 同図に於て、ＮチャンネルＭＯＳＦＥＴ （以下ＮＭＯ
３と称す）を例に説明すると、ドレイン領域４は、８個
のコンタクト６により、配線第１層ｌに接続されている
。またソース領域５は、４個のコンタクト６によって、
配線層筒１に接続され、更に４個のホール７によって、
ソース電源を供給する配線第２層２に接続されている。 ３は、ＮＭＯ５のゲートである。 このように、ソース領域５に、コンタクト６とホール７
を両方とも配置すれば、コンタクト６をソース領域全面
にとって、ホール７のための配線領域を別に設けるのに
比べて、配線効率が上がりパターンを小さくできる。 【発明が解決しようとする課題】 しかし、前述の従来技術では、第２図（ｂ）に示すよう
に、ＮＭＯ３のソース、ドレイン間の電流の流れを見る
と、コンタクト６が向き合ってし入る部分は問題ないが
、コンタクト６とホール７が向き合っている部分は、ト
レイン電流の吸い込み口が無いため、ソース領域５の直
列寄生抵抗Ｒｓにより電流が流れにくくなる。従って、
ＮＭＯ５の直流特性が劣化すると共に、直列寄生抵抗Ｒ
ｓと、ソース領域の接合容量により、スイッチングスピ
ードも遅くなるという問題があった。 そこで本発明は、この様な問題を解決するものであり、
その目的とするところは、ＭＯＳＦＥＴの性能を劣化さ
せることなしに、高集積化に通した配線パターンを提供
するところにある。 〔課題を解決するための手段］ 本発明による半導体装置は、ＭＯＳＦＥＴのソースまた
はドレイン領域に、コンタクトとホールが交互に配置さ
れていることを特徴とする。 ［実 施 例］ 以下に配線層の材料としてＡ１を使用した場合について
本発明の詳細な説明する。 第１図（ａ）は、本発明の一実施例なる半導体装置を示
す平面パターン図である。ソース領域５に配置されたコ
ンタクト６とホール７は交互に配置されており、第１図
（ｂ）に示すとうりドレイン、ソース間の電流の流れは
、ソース領域５の全面にコンタクト６を置いたときとほ
とんど変わらず、ソース抵抗の減少により、ＭＯＳＦＥ
Ｔの特性が劣化するのを防止できる。 第３図は、本発明の他の実施例なる半導体装置の平面パ
ターン図である。ドレイン領域４とコンタクト６で接続
されている第１配線層ｌは、ソース領域５を横切る形と
なっており、ソース領域５全面にコンタクト６及びホー
ル７が置けない場合である。従って、ソース領域５では
、コンタクト６とホール７を交互に置いて、ドレイン領
域４にあるコンタクトとの対向長をできるだけ大きくと
り、第３図（ｂ）で示すようにドレイン電流の流れに対
する影響を小さくして特性劣化を最小限におさえること
ができる。 以上、ＮＭＯ５を例に述べてきたが、ＰチャンネルＭＯ
３ＦＥＴ （ＰＭＯ３）においても全（同様である。ま
た、本実施例では配線の材料としてＡ１を使用している
が、他の金属配線についても全く同様である。 ［発明の効果１ 以上述べたように本発明によれば、次のような効果が得
られる。 ＭＯＳＦＥＴを含むゲートアレイに於て、ＭＯＳＦＥＴ
のソース領域またはドレイン領域に、コンタクトとホー
ルを交互に配置して、直列寄生抵抗の減少、接合容量の
低下等により特性劣化を防ぐと共に、配線の自由度を増
し、高速、高集積化に適した配線パターンを実現できる
という効果を有する。
第１図（ａ）は、本発明の一実施例であるＭＯＳＦＥＴ
の平面パターン図である。 第１図（ｂ）は、第１図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 第２図（ａ）は、従来のＭＯＳ Ｆ ＥＴの平面パター
ン図である。 第２図（ｂ）は、第２図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 第３図（ａ）は、本発明の他実施例であるＭＯＳＦＥＴ
の平面パターン図である。 第３図（ｂ）は、第３図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 ・配線第１層 ・配線第２層 ・ゲート ・ドレイン ・ソース ・コンタクト ・ホール ・ソース領域の直列寄生抵抗 ψ［Ｆ］ 菰１色 （Ａ） ｚａ （ｂ） Ｃｂ”） （ｂ）
の平面パターン図である。 第１図（ｂ）は、第１図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 第２図（ａ）は、従来のＭＯＳ Ｆ ＥＴの平面パター
ン図である。 第２図（ｂ）は、第２図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 第３図（ａ）は、本発明の他実施例であるＭＯＳＦＥＴ
の平面パターン図である。 第３図（ｂ）は、第３図（ａ）に於けるソース・ドレイ
ン間の電流の流れを示した図である。 ・配線第１層 ・配線第２層 ・ゲート ・ドレイン ・ソース ・コンタクト ・ホール ・ソース領域の直列寄生抵抗 ψ［Ｆ］ 菰１色 （Ａ） ｚａ （ｂ） Ｃｂ”） （ｂ）
Claims (3)
- （１）半導体基板と第１層目の配線層を電気的に接続す
るための第１のコンタクトホールと、第１層目の配線層
と第２層目の配線層を電気的に接続するためのコンタク
トホールが、前記半導体基板上に形成された絶縁ゲート
型電界効果トランジスタ（ＭＯＳＦＥＴ）のソース領域
またはドレイン領域に、交互に配置されていることを特
徴とする半導体装置。 - （２）前記絶縁ゲート型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）が、絶縁ゲート型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）で構成されるゲートアレイＬＳＩに含まれて
いることを特徴とする請求項１記載の半導体装置。 - （３）前記絶縁ゲート型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）が、絶縁ゲート型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）とバイポーラトランジスタが混在するゲート
アレイＬＳＩに含まれていることを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132262A JPH0427157A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132262A JPH0427157A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0427157A true JPH0427157A (ja) | 1992-01-30 |
Family
ID=15077169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132262A Pending JPH0427157A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000303928A (ja) * | 1999-03-29 | 2000-10-31 | Walbro Corp | タンク内設置型燃料ポンプ・リザーバ組立体 |
| US6913038B2 (en) | 2001-10-09 | 2005-07-05 | Kabushiki Kaisha Toyota Jidoshokki | Pump for exerting pressure on fluid and fluid tank unit having the same |
-
1990
- 1990-05-22 JP JP2132262A patent/JPH0427157A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000303928A (ja) * | 1999-03-29 | 2000-10-31 | Walbro Corp | タンク内設置型燃料ポンプ・リザーバ組立体 |
| US6913038B2 (en) | 2001-10-09 | 2005-07-05 | Kabushiki Kaisha Toyota Jidoshokki | Pump for exerting pressure on fluid and fluid tank unit having the same |
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