JPS60213052A - 高密度集積ｍｏｓｆｅｔ回路の製造方法 - Google Patents

高密度集積ｍｏｓｆｅｔ回路の製造方法

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JPS60213052A
JPS60213052A JP60056252A JP5625285A JPS60213052A JP S60213052 A JPS60213052 A JP S60213052A JP 60056252 A JP60056252 A JP 60056252A JP 5625285 A JP5625285 A JP 5625285A JP S60213052 A JPS60213052 A JP S60213052A
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アドルフ、シヤイベ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｎチャネル又はｐチャネル・トランジスタ
を収容するｎドープ又はｎドープ槽状領域をシリコン基
板内に作り、トランジスタしきい値電圧を調整するため
この領域九適当なドーパントを多重イオン注入によって
打込み、各イオン注入のマスクとしてフォトレジスト、
醸化シリコン又は窒化シリコンの構造層を使用し、ソー
ス、ドレンおよびゲート領域の形成と中間酸化膜、絶縁
分離酸化膜および導体路構造層の形成をＭＯ８技術によ
る公知工程に従って実施する高密度集積ＭＯ８ＦＥＴ回
路（ＭＯ８回路）の製造方法に関するものである。
〔従来の技術〕
最近のＣＭＯＳプロセスは二つの清秋ｌｉｔを使用する
もので、ｎドープ又はｎドープされた大面積のシリコン
基板＆ｃｐ型又はｎ型の樽状領域が作られ、この領域に
ｎチャネル又はｐチャネルＦＥＴが収容される。
樽状領域の形成と薄膜およびフィールド酸化膜トランジ
スタに対する種々のトランジスタしきい値電圧値の調整
は、相互に適合させた多重イオン注入によって行われる
。
この製造工程の実施には公知のＣＭＯ８法の主な特徴と
欠点が含まれている。公知のｎ１１漕ＯｙＳ工程はたと
えば米国の雑誌「アイ・イー・イー・−（−）ランス、
エレクトロ、デバイス（ＩＥＥＥＴｒａｎｓ、ＥＩｅｃ
ｔｒ、Ｄｅｖ、）ＥＤ−２７７ｆ１９（１９８０年）Ｊ
１７８９〜１７９５頁に記載されている。
公知のＭＯ８工程とＣＭＯ８工程は一般に特定の動作電
圧値例えば５Ｖに向って最適「ヒされている。動作速度
を最適化されたｎチャネルＭＯ８ＰＥＴは、その有効チ
ャネル長が短くゲート酸化膜が薄いために耐ＩＩＥ庄値
り′−低く高い電圧では使用できない。しかし多くの応
用分野において低電圧用として設計されたＭＯ８回路又
はＣＭＯ８回路を高い電圧に対する部分回路として使用
することが望まれている。その−例はＩ）Ａ変換器又は
不揮発性メモリである。
〔発明が解決すべき問題点〕
この発明の目的は、耐電圧が高い高密度集ＩＭＯ８ＦＥ
Ｔ回路を製作する有効な方法を提供することである。
（問題点の解決手段〕 この目的は冒頭に挙げた方法において、特許請求の範囲
第１項又は第６項に特徴として挙げた工程を採用するこ
とによって達成される。
〔効　果〕
この発明の方法によれば、耐電工を最適化されたｎチャ
ネル又はｐチャネル・トランジスタを含む部分回路と動
作速度を最適化された部分回路とを一つの半導体回路に
組合せてＭＯ８回路とＣＭＯ８回路のいずれともするこ
とができる。
構造寸法と半導体回路全体の製造工程段を所望の最高動
作電圧に向けて選定することが避けられるので、動作速
度を決定するｎチャネル・トランジスタの能力に関する
欠点は生じない。したがってチャネル長の延長、回り込
み拡散の拡大、ゲート酸化膜厚さの増強等は必要としな
い。
〔実施例〕
ＣＭＯ８回路のｎチャネル・トランジスタを例にとって
この発明な更に詳細に説明する。それぞれの工程段にお
ける断面構造が第１図乃至第８図に示されている。
第１図：ゲート酸化膜５，５′を作る工程の第２図に示
されている段階までは公知のＣＭＯ８製造工程によるこ
とができる。したがって図面を簡潔にするためこの公知
工程によって作られた構造はｎドープシリコン基板Ｉに
おいてｎチャネル・トランジスタに必要なｐ型槽状領域
２、Ｉ）チャネル・トランジスタに必要なｎ型槽状領域
４およびフィールド酸化膜３を除いて省略しである。第
１図の構造は例えば０．９μｍ程度の厚さである。
ｐチャネル・トランジスタが作られる領域はＩとして示
され、■および川として示されている第二領域と第三領
域には速度最適化ｎチャネル・トランジスタと耐電圧最
適化ｎチャネル・トランジスタが設けられる。
第２図：標準工程のこの段階に続いてゲート酸化膜５が
酸化形成される。その酸ｒヒ条件は厚さｄｌｏ　の第一
酸化膜が全面的に形成されるように選ぶ。この厚さｄｌ
Ｑ　は次の工程段（第３図）で行われる酸化処理により
、領域ｍｈおいて酸化膜がその最終厚さとなるように選
ばれる。領域１■において酸化膜の最終厚さｄＱが例え
ば３０　ｎｍのとき第−醗「ヒ処理による第一酸化膜の
厚さｄｌ。
は６５　ｎｍとし、これに第二酸化処理により１５ｎｍ
の厚さが加わる。
第一酸化処理の後領域Ｉと■において酸化膜５をエツチ
ングにより除去し、領域■だけに残す。
第２図はこの状態を示す。
第３図：続いて第二酸住処１１ｋ実施して全面的に酸化
膜な作る。それＫよって領域■ではゲート酸化膜５が最
終厚さｄ２ｏとなり、同時に領域Ｉと■では第二厚さｄ
３Ｇとなる。
この表面にポリシリコン層を例えば厚さ０５μｍに析出
させる。このポリシリコン層から電極６゜７．８を作る
ためマスクを取り付け、エツチングを行い、マスク層を
除去する。これが次の図面に示す工程段に対する出発壮
態どなる。領域■、■に残されているゲート酸化膜部分
のエツチングをマスク工程に加えてもよいが、その場合
は次の工程段に移る前に例えば厚さ２０乃至３０　ｎｍ
の遮蔽酸化膜を設け、次のイオン注入時のイオンエネル
ギーをこの厚さに適合して定めなければならない。
これまでの工程段によって作られたトランジスタ回路の
耐電圧が高められる。製造工程は公知の工程段例えば口
１型ソース・ドレン領域■と■に対するヒ素イオンの注
入で終らせることができるが、次忙述べる工程段を続け
て領域■における耐電圧を更に高めることも可能である
。更に次に説明する工程段により第二領域■における動
作速度の最適１ヒが行われる。したがって以下の工程は
これまでの工程の代りに実施しても、これまでの工程に
続けて実施してもよいものである。
第４図：次の第二領域Ｉｎ対するヒ素イオン注入１０に
対する窓を形成する塗料マスク９を取り付ける。注入イ
オンエネルギーは第三の厚さｄ３゜に適合させる。前に
述べた実施例では注入イオン面密度５　Ｘ　１０”ｃｍ
″″、イオンエネルギー８０　ｋｅＶとする。これによ
って速度最適化ｎチャネル・トランジスタに対するソー
ス・ドレン領域１１が形成される。この場合の回り込み
拡散はリンイオン注入に比べて少ない。
第５図：マスク９を取除き別のマスク９′を設けて第三
領域■の部分を除去し、リンイオン注入１２に対する窓
を作る。例えば回り込み拡散を小さくする等の技術上の
目的を達成するためには」二記以外の工程も可能である
。
リンイオン注入のエネルギーはゲート酸比膜５の最終厚
さｄＧに適合させる。ｄｏが８０　ｎｍの場合イオンエ
ネルギーは１００　ｋｅＶ以Ｌ１し人面密度は５　Ｘ　
１０１５ｃｍ−”とする。
短時間のエツチングによって不純物な汚染されたゲート
酸化膜又はマスク層表面部分を除去する。
第６図ニドライブインと呼ばれている温嗅処哩により注
入されたドーパントが押し進められる。
これによってソース・ドレン領域１１が領域■内では速
変最適化ロチャネル・トランジスタの下に僅かな回り込
み拡散をもって形成され、領域■では耐電圧最適化ｎチ
ャネル・トランジスタの下に大きな回り込み拡散をもっ
てソース・ドレン領域１３が形成される。
上記の変形としてこの温度処１に分割し、ソース・ドレ
ン領域１１と１３のそれぞれのドーピング分布に適合さ
せることができる。そのため罠は例えば各イオン注入の
後直ちに一つの温度処理を実施する。
次の全面酸化においてｎチャネル・トランジスタのｎ　
ドープ・ゲートの上に第一領域内では酸化によって酸化
膜５′（第３図）の上に次のｐ＋イオン注入に対するマ
スク層１５が形成される。酸化条件は形成されたｐ＋拡
拡散区内内完成される初めの酸化膜５′がなお充分なイ
オン注入を許すように選ばれる。
第７図：基板の上に塗料マスク１７を取り付け、ｐ十拡
散区域内に一つの窓を明けておく。続いて前の酸化処理
によって形成された酸化膜５の厚さに適合したエネルギ
ーをもって？イオン注入１　（１を実施し、ｎチャネル
・トランジスタのソース・ドレン領域１８を作る。
第８図：絶縁分離酸化膜１９の取り付け、接触孔の形成
、例えばＡｔ又はＳｔの金属導体路構造層２０の形成、
表面安定化処理等の工程段は公知の通り実施される。
第４図乃至第７図について説明した工程段は比較的大き
な曲率半径を持つｐｎ接合又はｎチャネル・トランジス
タの下回り拡散部分のゆるやかなドープ密度分布を作る
もので、これによって耐電圧性が高められる。前にも述
べたように二つの実施形態は別々に行っても互に組合せ
て行ってもよい。
【図面の簡単な説明】
第１図乃至第８図はこの発明つ方法によって０Ｍ０８回
路のｎチャネル−トランジスタを製作する際の種々の工
程段におけるデバイスの断面構造を示すもので、２はｎ
ドープ・シリコン基板内に作られたｐ型槽状領域、３は
フィールド酸化膜、４はｎ型槽状領域、５はゲート酸化
膜、６と７と８はポリシリコン電極、９と９′はマスク
層である。

Claims (1)

  1. 【特許請求の範囲】 １）　ｎチャネル又はｐチャネル・トランジスタを収容
    するｎドープ又はｎドープされた槽状領域がシリコン基
    板内に作られ、この領域にトランジスタのしきい値電圧
    を調整するためマスクを使用する多重イオン注入によっ
    てドーパントが打込まれ、ソース、ドレンおよびゲート
    領域の形成と中間酸化膜、絶縁分離酸化膜および導体路
    構造層の形成がＭＯ８技術によって行われる製造方法に
    おいて、次の工程段： （ａ）　第一全面酸化膜を第−厚さくｄｌＧ）に成長さ
    せる、 （ｂ）０チヤネル・トランジスタに定められている第二
    領域（Ｉｔ）において酸化膜を除去する、 Ｃ）第二全面酸化膜を他のｎチャネル・トランジスタに
    定められている第三領域（ＩＩＩ）において酸化膜全体
    の厚さが最終厚さくｄＧ）Ｋなるように成長させる、 Ｋよることを特徴とする高密度集積ＭＯ８Ｉ”Ｅ’ｌ’
    回路の製造方法。 ２）工程段（ｂ）においてｐチャネル・トランジスタに
    定められている第一領域（１）においても酸化膜が除去
    されることを特徴とするＣＭＯ８ＦＥＴ回路を製作する
    ための特許請求の範囲第１項記載の方法。 ３）工程段（Ｃ）における酸化膜形成の酸化処理条件を
    、第一領域（１）内のゲート酸化膜が最終厚さくｄＧ）
    よりも薄い第二厚さくｄ３Ｇ）に成長するように定める
    ことを特徴とする特許請求の範囲第１項又は第２項記載
    の方法。 ４）第−厚さくｄｉＧ）を約Ｑ　５　ｎｍに、最終厚さ
    くｄｏ）を約３０　ｎｍに選ぶことを特徴とする特許請
    求の範Ｈ第１項乃至第３項の一つに記載の方法。 ５）第二厚さくｄ３ｏ）を約４　Ｑ　ｎｍ　とすること
    を特徴とする特許請求の範囲第３項記載の方法。 ６）０チヤネル又はｐチャネル・トランジスタを収容す
    るｐドープ又はｎドープされた槽状領域がシリコン基板
    内に作られ、この領域にトランジスタのしきい値電圧を
    調整するためマスクを使用する多重イオン注入によって
    ドーパントが打込まれ、ソース、ドレンおよびゲート領
    域の形成と中間酸化膜、絶縁分離酸化膜および導体路構
    造層の形成がＭＯ８技術によって行われる製造方法にお
    いて、 次の工程段： （Ａ）　第二領域（ＩＩ）Ｋ対する窓を持つマスク（９
    ）をゲート酸化膜上に設ける、 （Ｂｌｉ−ｎチャネル・トランジスタのｎ＋型ソース・
    ドレン領域（１１）を作るための第一ドーパントをイオ
    ン注入によって打込み、その際打込み量と打込みエネル
    ギーをゲート酸化膜の第二厚さく　ｄ　３．　）に適合
    させる、 （Ｑ　第三領域（ＩＩＩ）に対する窓を持つマスク（１
    １）をゲート酸化膜上に設ける、 ０　第二ｎチャネル・トランジスタのｎ＋型ソース・ド
    レン領域（１３）を作るための第ニド−バントをイオン
    注入によって打込み、その際打込み量と打込みエネルギ
    ーを最終厚さくｄＧ）に適合させる、 （ト）不純物で汚染されたゲート酸化膜表面部分を除去
    する、 ［Ｆ］　注入されたドーパントを第二領域（ＩＩ）と第
    三領域（Ｉ［ｌ）に押し込む、 によることを特徴とする高密度集積Ｍ　ＯＳ　ＦＥＴ回
    路の製造方法。 ７）工程段（Ｄ）に代って工程段（Ｂ）において打込ま
    れたドーパントと同様のドーパントのイオン注入を実施
    することを特徴とする特許請求の範囲第６項記載の方法
    。 ８）工程段（Ｆ）において第二領域（ＩＩ）と第三領域
    （ＩＩＩ）への押込みを工程段（Ｂ）と（Ｄ）で使用さ
    れた第一と第二のドーパントを入れ換えて実施すること
    を特徴とする特許請求の範囲第６項記載の方法。 ９）第一ドーパントとしてＡｒ　イオンを、第ニド−バ
    ントＰ＋イオンを使用することを特徴とする特許請求の
    範囲第６項乃至第８項の一つに記載の方法。 １０）ｎチャネル又はｐチャネル・トランジスタを収容
    するｐドープ又はｎドープされた槽状領域がシリコン基
    板内に作られ、この領域にトランジスタのしきい値電圧
    を調整するためマスクを使用する多重イオン注入によっ
    てドーパントが打込まれ、ソース、ドレンおよびゲート
    領域の形成と中間酸化膜、絶縁分離酸化膜および導体路
    構造層の形成がＭＯ８技術によって行われる製造方法に
    おいて、 次の工程段： （ａ）　第一全面酸化膜を第−厚さくｄｌｏ）に成長さ
    せる、 （ｂ）　ｎチャネル・トランジスタに定められている第
    二領域（ＩＩ）において酸化膜を除去する、 （Ｃ）　第二全面酸化膜？池のｎチャネル・トランジス
    タに定められている第三領域（ｉｌｌ）において酸化膜
    全体の厚さが最終厚さくｄｏ）になるように成長させる
    、 （ｄ）　第二領域（Ｉｔ）に対する窓を持つマスク（９
    ）をゲート酸化膜上に設ける、 （ｅ）　第−ｎチャネル・トランジスタの０１型ソース
    ・ドレン領域（１１）を作るための第一ドーパントをイ
    オン注入によって？Ｊ込み、その際打込み量と打込みエ
    ネルギーをゲート酸化膜の第二厚さくｄ３０）に適合さ
    せる、 （ｆ）　第三領域（ＩＩＩ）に対する窓を持つマスク（
    １１）をゲート酸化膜上に設げる、 （ｇ）　第二ｎチャネル・トランジスタのｎ＋型ソース
    ・ドレン領域（１３）を作るための第ニド−パントをイ
    オン注入によって打込み、その際打込み量と打込みエネ
    ルギーを最終厚さくｄＧ）に適合させる、 （ｈ）　不純物で汚染されたゲート酸化膜表面部分を除
    去する、 ｔｉ）注入されたドーパントを第二領＃（Ｈ）と第三領
    駿（ＩＩＩ）に押し込む、 Ｋよることを特徴とする高密度集積ＭＯ８ＦＥＴ回路の
    製造方法。
JP60056252A 1984-03-21 1985-03-20 高密度集積ｍｏｓｆｅｔ回路の製造方法 Pending JPS60213052A (ja)

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DE3410378 1984-03-21
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EP (1) EP0157926B1 (ja)
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