JPS58100450A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58100450A JPS58100450A JP56199321A JP19932181A JPS58100450A JP S58100450 A JPS58100450 A JP S58100450A JP 56199321 A JP56199321 A JP 56199321A JP 19932181 A JP19932181 A JP 19932181A JP S58100450 A JPS58100450 A JP S58100450A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高速動作回路部を含むＭＯ８型半導体集積回
路の機能向上が容易にできる。ＭＯＳトランジスタ群の
構造とくに絶縁膜厚の設定技術に関する。
路の機能向上が容易にできる。ＭＯＳトランジスタ群の
構造とくに絶縁膜厚の設定技術に関する。
一般に、相補型ＭＯ８電界効果トランジスタで構成され
る多段の分周回路部を有する集積回路において、初段で
消費される電流はＩＤ＝ｖＤＤｃｆで表わされ、入力周
波数に対し比例関係にある。したがってこのような回路
を高周波動作させると、最初の数段の高周波分周用のノ
リツブフロップ回路部消費電流が支配的になって、全体
の消費電流が非常に大きくなるという欠点がある。これ
をさける一つの方法として、ＭＯＳ）う／ジス゛りのし
きい値を下げ、低い電源電圧で動作させる方法がある。
る多段の分周回路部を有する集積回路において、初段で
消費される電流はＩＤ＝ｖＤＤｃｆで表わされ、入力周
波数に対し比例関係にある。したがってこのような回路
を高周波動作させると、最初の数段の高周波分周用のノ
リツブフロップ回路部消費電流が支配的になって、全体
の消費電流が非常に大きくなるという欠点がある。これ
をさける一つの方法として、ＭＯＳ）う／ジス゛りのし
きい値を下げ、低い電源電圧で動作させる方法がある。
従来、ＭＯ８電界効果型トランジスタのしきい値電圧を
変化させるには、イオン注入法によってチャンネル部に
不純物をドープする方法が最も一般的に行なわれている
が、この方法では、（１）イオン注入によりトランジス
タのチャンネル部に損傷を与えることがあるため、注入
条件には格別の高度な制御精度を要し、また注入後の熱
処理などにより表面近傍の不純物の分布がばらつき、安
定なしきい値電圧を得難い。（２）相補型のＭＯ８集積
回路に応用する場合、Ｐ−Ｎ両チャンネル忙異種のイオ
ンを注入する必要があるため、工程が複雑になる等の欠
点がある。
変化させるには、イオン注入法によってチャンネル部に
不純物をドープする方法が最も一般的に行なわれている
が、この方法では、（１）イオン注入によりトランジス
タのチャンネル部に損傷を与えることがあるため、注入
条件には格別の高度な制御精度を要し、また注入後の熱
処理などにより表面近傍の不純物の分布がばらつき、安
定なしきい値電圧を得難い。（２）相補型のＭＯ８集積
回路に応用する場合、Ｐ−Ｎ両チャンネル忙異種のイオ
ンを注入する必要があるため、工程が複雑になる等の欠
点がある。
この発明は、ＭＯ８電界効果トランジスタのゲート絶縁
膜の膜厚の異なるトランジスタで群によって高速動作回
路部と中、低速動作回路部とを構成した半導体集積回路
装置であり、この回路構成では電気的にすぐれた特性の
ものが得られるほか、とりわけ、相補型ＭＯ３型集積回
路に応用した場合、イオン注入法に比べて、２回の選択
イオン注入工程と、そのだめのマスク工程が省略される
。
膜の膜厚の異なるトランジスタで群によって高速動作回
路部と中、低速動作回路部とを構成した半導体集積回路
装置であり、この回路構成では電気的にすぐれた特性の
ものが得られるほか、とりわけ、相補型ＭＯ３型集積回
路に応用した場合、イオン注入法に比べて、２回の選択
イオン注入工程と、そのだめのマスク工程が省略される
。
ＭＯ８電界効果トランジスタのゲート絶縁膜厚としきい
値電圧との間には、 一ト酸化膜厚により、容易にしきい値電圧を変化できる
。
値電圧との間には、 一ト酸化膜厚により、容易にしきい値電圧を変化できる
。
以下本発明の実施例について説明する。第１図は本発明
の、一実施例の時計用Ｃ−ＭＯ８の要部回路構成ブロッ
ク図を示す。
の、一実施例の時計用Ｃ−ＭＯ８の要部回路構成ブロッ
ク図を示す。
１は高周波分局用フリップフロ、プ回路部、２は中およ
び低周波分周用フリップフロップ回路部、３は論理ゲー
ト回路部、４は駆動回路部、５．６は電源端子である。
び低周波分周用フリップフロップ回路部、３は論理ゲー
ト回路部、４は駆動回路部、５．６は電源端子である。
不純物濃度的２×１ｏ ｃＩｎ のＮ型（１００）基板
に、表面不純物濃度的Ｉ Ｘ ｔｏ” ｃｍ ”）Ｐ型
ウェルを形成しておき、第１図の高周波動作部、すなわ
ち、上記高周波分局用のフリップフロップ回路部１のゲ
ート絶縁膜厚がＳＯＯ八、他の低周波動作部すなわち、
上記中および低周波分周用フリップフロップ回路部２お
よび上記低速論理回路部３．ならびに上記低速動作駆動
回路部４のゲート絶縁膜厚が１２００へのＭＯ５電界効
果集積回路を作成した。この場合のしきい値は、高速動
作部のＰチャネルトランジスタは一〇、２Ｖ、Ｎチャネ
ルトランジスタは０．２Ｖで、低速動作部のＰチャンネ
ルトランジスタは約−ｏ、５Ｖ１Ｎチヤンネルトランジ
スタは約ｏ、ｅＶのものが得られた。
に、表面不純物濃度的Ｉ Ｘ ｔｏ” ｃｍ ”）Ｐ型
ウェルを形成しておき、第１図の高周波動作部、すなわ
ち、上記高周波分局用のフリップフロップ回路部１のゲ
ート絶縁膜厚がＳＯＯ八、他の低周波動作部すなわち、
上記中および低周波分周用フリップフロップ回路部２お
よび上記低速論理回路部３．ならびに上記低速動作駆動
回路部４のゲート絶縁膜厚が１２００へのＭＯ５電界効
果集積回路を作成した。この場合のしきい値は、高速動
作部のＰチャネルトランジスタは一〇、２Ｖ、Ｎチャネ
ルトランジスタは０．２Ｖで、低速動作部のＰチャンネ
ルトランジスタは約−ｏ、５Ｖ１Ｎチヤンネルトランジ
スタは約ｏ、ｅＶのものが得られた。
この構造により４ ＭＨｚの水晶発振子を使用し、しか
も消費電流が４μＡ以下と極めて小さい、大規模集積回
路を実現した。この集積回路において、消費電流を小さ
くおさえられたのは、前に述べたように、高周波動作部
の回路構成をしきい値電圧の低いＭＯＳ）ランジスタで
構成しており、かつ、その動作電圧を電源端子６により
供給して、上記低周波動作部の電源端子６より低くして
いるので、この部分の寄生容量を充放電するのに、消費
される電流を少なくできたこと。
も消費電流が４μＡ以下と極めて小さい、大規模集積回
路を実現した。この集積回路において、消費電流を小さ
くおさえられたのは、前に述べたように、高周波動作部
の回路構成をしきい値電圧の低いＭＯＳ）ランジスタで
構成しており、かつ、その動作電圧を電源端子６により
供給して、上記低周波動作部の電源端子６より低くして
いるので、この部分の寄生容量を充放電するのに、消費
される電流を少なくできたこと。
それに加えて、この集積回路の大部分を占める低速動作
部を、しきい値電圧の高いトランジスタで構成している
ために、直流漏洩電流を小さくできたことによる。
部を、しきい値電圧の高いトランジスタで構成している
ために、直流漏洩電流を小さくできたことによる。
本発明は相補型ＭＯ８集積回路に応用する場合、特に大
きな効果を有するが、以下にその製造法について述べる
。
きな効果を有するが、以下にその製造法について述べる
。
まず第２図（−）に示すように、例えばｎ型半導体基板
７にＰ型ウェル８を設けた一生面上にＭＯ３電界効果ト
ランジスタのソース、ドレイン、およびゲート部あるい
は他の拡散部を形成する領域以外に周知の方法により酸
化膜９を被着形成する。第２図すに示すように、高速動
作部のデート酸化膜に必要な薄い酸化膜１ｏを全面に成
長する。
７にＰ型ウェル８を設けた一生面上にＭＯ３電界効果ト
ランジスタのソース、ドレイン、およびゲート部あるい
は他の拡散部を形成する領域以外に周知の方法により酸
化膜９を被着形成する。第２図すに示すように、高速動
作部のデート酸化膜に必要な薄い酸化膜１ｏを全面に成
長する。
第２図（Ｃ）に示す如く、薄いゲート酸化膜を形成す褐
領域を、窒化シリコン、または、多結晶シリコンで覆う
。次にもう一度ゲート酸化を行なえば、第２図Ｃに示す
ように、前記窒化シリコンまたは多結晶シリコンで覆わ
れなかった部分は追加酸化され、−ウェハ内に２種類の
ゲート絶縁膜が得られる。前記において、窒化シリコン
を形成した場合はこれを除去して、多結晶シリコンを形
成した場合は、上部の酸化膜を除去した後に、第２図（
ｄ）に示すように、多結晶シリコンの如きゲート金属体
１３を形成し、既知の方法によりソース、およびドレイ
ンの拡散１４および１５を形成する。
領域を、窒化シリコン、または、多結晶シリコンで覆う
。次にもう一度ゲート酸化を行なえば、第２図Ｃに示す
ように、前記窒化シリコンまたは多結晶シリコンで覆わ
れなかった部分は追加酸化され、−ウェハ内に２種類の
ゲート絶縁膜が得られる。前記において、窒化シリコン
を形成した場合はこれを除去して、多結晶シリコンを形
成した場合は、上部の酸化膜を除去した後に、第２図（
ｄ）に示すように、多結晶シリコンの如きゲート金属体
１３を形成し、既知の方法によりソース、およびドレイ
ンの拡散１４および１５を形成する。
また前記の２種類の異ったゲート絶縁膜を形成するには
全体をある膜厚に酸化し、薄いゲート絶縁膜厚を設ける
部分の酸化膜を−Ｈエッチングで除去して後、全体を酸
化して薄い膜形成と厚い膜の追加成長する方法も可能で
あり、次にその方法を示す。まず第３図（、）に示すよ
うに、半導体基板１６の第一の主面上のＭＯ８電界効果
型トランジスタのソース、ドレイン、ゲート部および拡
散部を形成する領域以外に周知の方法により酸化膜１７
を被着形成する。（図面ではトランジスタのゲート部、
ソースおよびドレイン部以外は省略）。第３図（ｂ）に
示すように、第１ゲート酸化膜１９の成長を行なう。第
３図（Ｃ）に示す如く、前記の第一ゲート酸化膜１９よ
り薄いゲート酸化膜を形成する領域以外を７オトレジス
ト２０でおおう。前記フォトレジスト被膜でおおわれな
かった領域の第一ゲート酸化膜をエツチングにより除去
する。除去後のようすを第３図（ｄ）に示す。次に第２
ゲート絶縁膜用の酸化を行ない、第３図（ｅ）のゲート
酸化膜２２を形成する。この時ゲート酸化膜２２は第２
の酸化工程によって得られる酸化膜厚そのものであり、
一方、ゲート酸化膜２３は第１の酸化に第２の酸化が追
加される〇 次に第２図（０に示す如く、ポリシリコンの如きゲート
電極体２４を既知の方法により形成し、ソースおよびド
レイン用の拡散領域２５および２６を形成すれば、同一
基板上にしきい値電圧の異ったトランジスタを得ること
ができる。
全体をある膜厚に酸化し、薄いゲート絶縁膜厚を設ける
部分の酸化膜を−Ｈエッチングで除去して後、全体を酸
化して薄い膜形成と厚い膜の追加成長する方法も可能で
あり、次にその方法を示す。まず第３図（、）に示すよ
うに、半導体基板１６の第一の主面上のＭＯ８電界効果
型トランジスタのソース、ドレイン、ゲート部および拡
散部を形成する領域以外に周知の方法により酸化膜１７
を被着形成する。（図面ではトランジスタのゲート部、
ソースおよびドレイン部以外は省略）。第３図（ｂ）に
示すように、第１ゲート酸化膜１９の成長を行なう。第
３図（Ｃ）に示す如く、前記の第一ゲート酸化膜１９よ
り薄いゲート酸化膜を形成する領域以外を７オトレジス
ト２０でおおう。前記フォトレジスト被膜でおおわれな
かった領域の第一ゲート酸化膜をエツチングにより除去
する。除去後のようすを第３図（ｄ）に示す。次に第２
ゲート絶縁膜用の酸化を行ない、第３図（ｅ）のゲート
酸化膜２２を形成する。この時ゲート酸化膜２２は第２
の酸化工程によって得られる酸化膜厚そのものであり、
一方、ゲート酸化膜２３は第１の酸化に第２の酸化が追
加される〇 次に第２図（０に示す如く、ポリシリコンの如きゲート
電極体２４を既知の方法により形成し、ソースおよびド
レイン用の拡散領域２５および２６を形成すれば、同一
基板上にしきい値電圧の異ったトランジスタを得ること
ができる。
このように本発明は、ＭＯ８集積回路において、−各部
の動作周波数や電圧の違いに対応して、異つたトランジ
スタ特性が要求される場合に、これを満足させることを
可能にする。
の動作周波数や電圧の違いに対応して、異つたトランジ
スタ特性が要求される場合に、これを満足させることを
可能にする。
その結果半導体装置全体の特性を高めることもでき、さ
らに設計上の自由度をまし、有利な展開も可能となる。
らに設計上の自由度をまし、有利な展開も可能となる。
第１図は本発明を相補型ＭＯ８集積回路装置に応用した
ときのブロック図、第２図（、）〜（ｄ）は、窒化シリ
コン膜、多結晶シリコン膜を使用したときの製造プロセ
スにおける断面図、第３図（−〜（ｆ）はエツチングに
よる本発明の製造プロセスにおける断面図である。 １・・・・・・高周波分周用フリップフロップ、２・・
・・・・中および低周波分局用フリップフロップ、３・
・・・、４論理回路、４・・・・・・表示デバイス駆動
回路、６・・・・・・低電圧電源、６・・・・・・高電
圧電源、７゜１６・・・・・・シリコン半導体基板、９
，１７・・・・・・フィールド酸化膜、８．１８・・・
・・・Ｐ型ウェル、１０．２２・・・・・・薄いゲート
酸化膜、１１・・・・・・窒化シリコンまたは多結晶シ
リコン、１２．２３厚いケ−）酸化膜、１３．２４・・
・・・・ケーｉｔｓ、１４ 、２５ ・・・・”Ｎ型拡
散層、１５ 、２６−””Ｐ型拡散層、１９・・・・・
・第１ゲート酸化によって得られたゲート酸化膜、２ｏ
・・・・・・フォトレジスト被膜、２１・・・・・・第
１ゲート酸イし膜を除去した部分。 代理人の氏名 弁理士 中 尾 敏 男 １１力１１名
ｔａノ （ＣＩ （ｄ〕 １３図 ＩＱ） ｔＣ） （ｆ）
ときのブロック図、第２図（、）〜（ｄ）は、窒化シリ
コン膜、多結晶シリコン膜を使用したときの製造プロセ
スにおける断面図、第３図（−〜（ｆ）はエツチングに
よる本発明の製造プロセスにおける断面図である。 １・・・・・・高周波分周用フリップフロップ、２・・
・・・・中および低周波分局用フリップフロップ、３・
・・・、４論理回路、４・・・・・・表示デバイス駆動
回路、６・・・・・・低電圧電源、６・・・・・・高電
圧電源、７゜１６・・・・・・シリコン半導体基板、９
，１７・・・・・・フィールド酸化膜、８．１８・・・
・・・Ｐ型ウェル、１０．２２・・・・・・薄いゲート
酸化膜、１１・・・・・・窒化シリコンまたは多結晶シ
リコン、１２．２３厚いケ−）酸化膜、１３．２４・・
・・・・ケーｉｔｓ、１４ 、２５ ・・・・”Ｎ型拡
散層、１５ 、２６−””Ｐ型拡散層、１９・・・・・
・第１ゲート酸化によって得られたゲート酸化膜、２ｏ
・・・・・・フォトレジスト被膜、２１・・・・・・第
１ゲート酸イし膜を除去した部分。 代理人の氏名 弁理士 中 尾 敏 男 １１力１１名
ｔａノ （ＣＩ （ｄ〕 １３図 ＩＱ） ｔＣ） （ｆ）
Claims (4)
- （１）−半導体基板に、ゲート絶縁膜の膜厚の異なる少
なくとも２種類のＭＯ３電界効果トランジスタを設け、
前記ゲート絶縁膜厚が薄く形成されたＭＯ８電界効果ト
ランジスタにより高速動作回路部を構成し、前記絶縁膜
厚が厚く形成されたＭＯ８電界効果トランジスタにより
中および低速動作回路部を構成したことを特徴とする半
導体装置。 - （２）高速動作回路部及び中、低速動作回路部が相補型
ＭＯ８電界効果トランジスタから成ることを特徴とする
特許請求範囲第１項記載の半導体装置。 - （３）−半導体基板主面の高速動作回路部と中および低
速動作回路部に、ゲート絶縁膜を成長する工程、前記高
速動作回路部分を窒化硅素膜もしくは多結晶シリコン膜
で覆う工程、窒化硅素膜もしくは多結晶シリコン膜をマ
スクとして酸化し、前記中および低速動作回路部のゲー
ト絶縁膜の追加成長を行なう工程、および上記窒化硅素
膜もしくは多結晶シリコン膜を除去する工程を含むこと
を特徴とする半導体装置の製造方法。 - （４）−半導体基板主面の高速動作回路部と、中および
低速回路部に、ゲート絶縁膜を成長する工程、前記高速
動作部分のゲート絶縁膜を除去する工程、全面を酸化す
ることによって前記高速回路部分にゲート酸化膜を形成
すると共に、中および低速回路部分のゲート絶縁膜の追
加成長を行なう工程を含むことを特徴とする少くとも２
種類の異なるゲオ ート絶縁膜をもつ半導体装置の製造ｆ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199321A JPS58100450A (ja) | 1981-12-10 | 1981-12-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199321A JPS58100450A (ja) | 1981-12-10 | 1981-12-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100450A true JPS58100450A (ja) | 1983-06-15 |
Family
ID=16405848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199321A Pending JPS58100450A (ja) | 1981-12-10 | 1981-12-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213052A (ja) * | 1984-03-21 | 1985-10-25 | シーメンス、アクチエンゲゼルシヤフト | 高密度集積ｍｏｓｆｅｔ回路の製造方法 |
| US6339001B1 (en) * | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| JP2010153891A (ja) * | 1996-04-08 | 2010-07-08 | Renesas Electronics Corp | 半導体集積回路装置 |
| US8541279B2 (en) | 2009-09-24 | 2013-09-24 | Seiko Instruments Inc. | Method for manufacturing a semiconductor device having high-voltage and low-voltage transistors |
-
1981
- 1981-12-10 JP JP56199321A patent/JPS58100450A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213052A (ja) * | 1984-03-21 | 1985-10-25 | シーメンス、アクチエンゲゼルシヤフト | 高密度集積ｍｏｓｆｅｔ回路の製造方法 |
| JP2010153891A (ja) * | 1996-04-08 | 2010-07-08 | Renesas Electronics Corp | 半導体集積回路装置 |
| US6339001B1 (en) * | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| US8541279B2 (en) | 2009-09-24 | 2013-09-24 | Seiko Instruments Inc. | Method for manufacturing a semiconductor device having high-voltage and low-voltage transistors |
| US8975710B2 (en) | 2009-09-24 | 2015-03-10 | Seiko Instruments Inc. | Semiconductor device having a thick gate insulating film covering bird's beak region |
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