JPS60214121A - アナログ−デジタル変換装置 - Google Patents
アナログ−デジタル変換装置Info
- Publication number
- JPS60214121A JPS60214121A JP59069961A JP6996184A JPS60214121A JP S60214121 A JPS60214121 A JP S60214121A JP 59069961 A JP59069961 A JP 59069961A JP 6996184 A JP6996184 A JP 6996184A JP S60214121 A JPS60214121 A JP S60214121A
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- JP
- Japan
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- analog
- converter
- subtraction
- digital
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、多種のセンサー等よシ出力されるアナログ信
号をデジタル化し、デジタル表示・判定等に利用するた
めのアナログ−デジタル変換回路に関するものである。
号をデジタル化し、デジタル表示・判定等に利用するた
めのアナログ−デジタル変換回路に関するものである。
(従来例の構成とその問題点)
この発明に最も近い従来技術について、図面を用いてそ
の構成および問題点を述べる。
の構成および問題点を述べる。
第1図は従来のアナログ−デジタル変換装置を示してい
る。第1図において1は、センサー等入力、2は増幅器
、3はΦ変換器、4は表示等を制御する制御手段、5は
表示器等の端末であり、このアナログ−デジタル変換装
置において、A/D変換器3の持つ分解能と表示等を制
御する制御手段4の分解能との関係は、制御手段4はい
変換器3の持つ定格分解能以上の働きはできない。
る。第1図において1は、センサー等入力、2は増幅器
、3はΦ変換器、4は表示等を制御する制御手段、5は
表示器等の端末であり、このアナログ−デジタル変換装
置において、A/D変換器3の持つ分解能と表示等を制
御する制御手段4の分解能との関係は、制御手段4はい
変換器3の持つ定格分解能以上の働きはできない。
たとえば、8ビツトめ変換器では、256ステツプの分
解能を持っていて、センサー等の入力1を細部検出が必
要となった場合、定格の256ステツプの分解能での検
出しかできない。
解能を持っていて、センサー等の入力1を細部検出が必
要となった場合、定格の256ステツプの分解能での検
出しかできない。
また、表示器等の端末において“8ビツト′もしくは、
“256″以上の表示機能は、持っていない。
“256″以上の表示機能は、持っていない。
(発明の目的)
本発明は、上記従来例の欠点を除去するものであシ、φ
変換器の定格分解能以上の処理能力を有し、センサー等
の入力変化を細部検出するととを目的とするものである
。
変換器の定格分解能以上の処理能力を有し、センサー等
の入力変化を細部検出するととを目的とするものである
。
(発明の構成)
本発明は、センサー等の入力の減算回路とアナログ入力
をデジタル化するヤφ変換器と、デジタル信号データの
1定レベルを越えたことを判定する減算判定手段と、前
記減算判定手段の信号に基いて、め変換器のデジタル信
号を演算する演算手段とを備え、の変換器の定格分解能
以上の処理を可能としたアナログ−デジタル変換装置で
ある。
をデジタル化するヤφ変換器と、デジタル信号データの
1定レベルを越えたことを判定する減算判定手段と、前
記減算判定手段の信号に基いて、め変換器のデジタル信
号を演算する演算手段とを備え、の変換器の定格分解能
以上の処理を可能としたアナログ−デジタル変換装置で
ある。
(実施例の説明)
本発明の一実施例の構成について第2図以下の図面とと
もに説明する。
もに説明する。
第2図は、機能!ロワ2図であシ、センサー等の入力1
1から得られるアナログ信号は、減算回路12を通じて
、め変換器13でデジタル化される。デジタル信号は、
演算手段14及び減算判定手段15へ送られ、減算判定
手段15からの信号は、減算回路12ヘフイードバツク
される。演算手段14を通った信号は、表示器等の端末
制御手段16で処理された後表示分鷲の端末←争へ送ら
れる。
1から得られるアナログ信号は、減算回路12を通じて
、め変換器13でデジタル化される。デジタル信号は、
演算手段14及び減算判定手段15へ送られ、減算判定
手段15からの信号は、減算回路12ヘフイードバツク
される。演算手段14を通った信号は、表示器等の端末
制御手段16で処理された後表示分鷲の端末←争へ送ら
れる。
本発明は、上記の構成をもつもので、その要部の回路図
を、第3図に示す。マイクロコンビー−タA内に前記の
演算手段14、減算判定手段15、表示器等の端末制御
手段16が収納される。減算回路12は、増幅器を応用
した回路で構成される。
を、第3図に示す。マイクロコンビー−タA内に前記の
演算手段14、減算判定手段15、表示器等の端末制御
手段16が収納される。減算回路12は、増幅器を応用
した回路で構成される。
具体的動作説明を第4図のセンサー等の入力のアナログ
値変化及び第5図のフローチャートを用いて説明する。
値変化及び第5図のフローチャートを用いて説明する。
センサー等の入力のアナログ値は初期状態において、一
定レベルaよシ低く、減算回路12が動作していないの
で請求めようとするデータXは、演算手段14でX=“
C″となる。一定レベル“a′にアナログ値が到達する
と減算判定手段15が動作し、アナログ値は、”ビレペ
ルとなる。この“b”が演算パラメータに決定され、“
C″における演算は、x = a十(c’−b )とな
ってめられる。
定レベルaよシ低く、減算回路12が動作していないの
で請求めようとするデータXは、演算手段14でX=“
C″となる。一定レベル“a′にアナログ値が到達する
と減算判定手段15が動作し、アナログ値は、”ビレペ
ルとなる。この“b”が演算パラメータに決定され、“
C″における演算は、x = a十(c’−b )とな
ってめられる。
またアナログ値が降下して、”ビレペルよシ“C#レベ
ルが小さくなると(演算0 ) c ’−bが成立する
)減算判定手段15の動作が停止され請求めるデータの
演算はX=”c″にもどる。
ルが小さくなると(演算0 ) c ’−bが成立する
)減算判定手段15の動作が停止され請求めるデータの
演算はX=”c″にもどる。
次にこの実施例を、8ピツ)(255ステツプ)め変換
器を用いた電子血圧計において、0〜300Wff+I
Hgにわたって断続指示間隔IWrInHpを表示する
ものに使用した例について説明する。
器を用いた電子血圧計において、0〜300Wff+I
Hgにわたって断続指示間隔IWrInHpを表示する
ものに使用した例について説明する。
第6図は血圧値(アナログ値)が8ビット分解能を越え
たときにも、減算が行なわれることによって、め変換器
の処理可能レベルで表示が行なわれることを示している
。
たときにも、減算が行なわれることによって、め変換器
の処理可能レベルで表示が行なわれることを示している
。
この例では、8ピツ)(255ステツf)内に250ス
テツプに1定レベル判定値(第6図のa)を持つ。この
レベルは、め変換器13によって処理されたデータをマ
イクロコンビーータA内の減算判定手段15によって判
定されるレベルである。
テツプに1定レベル判定値(第6図のa)を持つ。この
レベルは、め変換器13によって処理されたデータをマ
イクロコンビーータA内の減算判定手段15によって判
定されるレベルである。
上記減算判定手段15によって、マイクロコンビーータ
Aから信号出力され、減算回路12が動作する。
Aから信号出力され、減算回路12が動作する。
減算回路動作後のレベル(第6図のb)は、〜生変換器
を通してマイクロコンビーータに記憶され以後(減算回
路動作中)は、次式によってC点(第6図のC)の圧力
を演算する。
を通してマイクロコンビーータに記憶され以後(減算回
路動作中)は、次式によってC点(第6図のC)の圧力
を演算する。
x=c’+ (a−b )
c’=220 、a=250 、b=200とするとx
= 220 + (250−200) =、 270
wnHllとなシ、この演算によシ従来255 ta
nHfjまでしか表示できなかったものが300 tt
anHgまで表示が可能となる。
= 220 + (250−200) =、 270
wnHllとなシ、この演算によシ従来255 ta
nHfjまでしか表示できなかったものが300 tt
anHgまで表示が可能となる。
(発明の効果)
以上の通シであるから、本発明によれば、め変換器の定
格分解能を越えた処理を可能とし、め変換器の分解能を
越えたアナログ入力の細部変化を検出表示することがで
きる効果が得られる。
格分解能を越えた処理を可能とし、め変換器の分解能を
越えたアナログ入力の細部変化を検出表示することがで
きる効果が得られる。
第1図は従来のアナログーデノタル変換装置による例え
ば表示装置のブロック回路図、第2図は本発明のアナロ
グ−デジタル変換装置による例えば表示装置のブロック
回路図、第3図は同表示装置の実施例の回路図、第4図
は同表示装置の減算判定手段が動作したときの演算手段
の動作を説明するだめの図、第5図は本発明装置の演算
手段および減算手段の機能を示すフローチャート、第6
図は、本発明装置を8ビット分解能のめ変換器を電子血
圧計に使用したときの動作の説明図である。 11・・・士ンヤー等の入力、12・・・減算回路、1
3・・・アナログ−デジタル変換器、14・・・演算手
段、15・・・減算判定手段、16・・・端末制御手段
、17・・・表示器、A・・・マイクロコンビーータ。 第1図 第2図 第3図 第4図 地馴m OFF ’ ON ’ OFF第5図
ば表示装置のブロック回路図、第2図は本発明のアナロ
グ−デジタル変換装置による例えば表示装置のブロック
回路図、第3図は同表示装置の実施例の回路図、第4図
は同表示装置の減算判定手段が動作したときの演算手段
の動作を説明するだめの図、第5図は本発明装置の演算
手段および減算手段の機能を示すフローチャート、第6
図は、本発明装置を8ビット分解能のめ変換器を電子血
圧計に使用したときの動作の説明図である。 11・・・士ンヤー等の入力、12・・・減算回路、1
3・・・アナログ−デジタル変換器、14・・・演算手
段、15・・・減算判定手段、16・・・端末制御手段
、17・・・表示器、A・・・マイクロコンビーータ。 第1図 第2図 第3図 第4図 地馴m OFF ’ ON ’ OFF第5図
Claims (1)
- センサー等の入力の減算回路とアナログ入力をデジタル
化するアナログ−デジタル(A/1))変換器と、デジ
タル信号データの1定レベルを越えたことを判定する減
算判定手段と、前記減算判定手段の信号に基き、アナロ
グ−デジタル(pv’D )変換器のデジタル信号を演
算する演算手段とを備えたことを特徴とするアナログ−
デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069961A JPS60214121A (ja) | 1984-04-10 | 1984-04-10 | アナログ−デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069961A JPS60214121A (ja) | 1984-04-10 | 1984-04-10 | アナログ−デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214121A true JPS60214121A (ja) | 1985-10-26 |
Family
ID=13417756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59069961A Pending JPS60214121A (ja) | 1984-04-10 | 1984-04-10 | アナログ−デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214121A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51129131A (en) * | 1975-05-01 | 1976-11-10 | Omron Tateisi Electronics Co | Analog-digital conversion circuit |
| JPS5440549A (en) * | 1977-09-07 | 1979-03-30 | Yasuda Denken Kk | Ad converter rated range expanding system |
-
1984
- 1984-04-10 JP JP59069961A patent/JPS60214121A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51129131A (en) * | 1975-05-01 | 1976-11-10 | Omron Tateisi Electronics Co | Analog-digital conversion circuit |
| JPS5440549A (en) * | 1977-09-07 | 1979-03-30 | Yasuda Denken Kk | Ad converter rated range expanding system |
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