JPS60214612A - 線形性を改善したアナログ・マルチプライヤ回路 - Google Patents
線形性を改善したアナログ・マルチプライヤ回路Info
- Publication number
- JPS60214612A JPS60214612A JP59173986A JP17398684A JPS60214612A JP S60214612 A JPS60214612 A JP S60214612A JP 59173986 A JP59173986 A JP 59173986A JP 17398684 A JP17398684 A JP 17398684A JP S60214612 A JPS60214612 A JP S60214612A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- circuit
- current
- transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は１％子回路に関し、更に詳細には２つの電気信
号を乗算する回路に関する。
号を乗算する回路に関する。
（従来技術）
４クオドラント・マルチプライヤ回路は。
２つの電圧信号Ｘ及びＹを理想的に乗算して、２つの信
号の大きさの積に比例し正しい代数的符号を有する出力
を発生する。反転した形式の４クオドラント・マルチプ
ライヤ回路を使用する普及型の回路が、ＴＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕ
ｉｔｓ、 ｖｏｌ、 ５Ｃ−３，１９６８年１２月、
ｐＩ）。
号の大きさの積に比例し正しい代数的符号を有する出力
を発生する。反転した形式の４クオドラント・マルチプ
ライヤ回路を使用する普及型の回路が、ＴＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕ
ｉｔｓ、 ｖｏｌ、 ５Ｃ−３，１９６８年１２月、
ｐＩ）。
３６５〜３７３． Ｂａｒｒｉｅ Ｇｉ Ｉｂｅｒｔ著
ｒ Ａ、 ＰｒｅｃｉｓｅＰｏｕｒ −Ｑｕａｄｒａｎ
ｔ Ｍｕｌｔ ｉｐｌ ｉｅｒ ｗｉ ｔｈ ５ｕｂｎ
ａ−ｎｏｓｅｃｏｎｄ Ｒｅ５ｐｏｎｓｅ Ｊ及びＩ
ＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ −５ｔａｔ
ｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ、 ５ｃ−９゜１９７
４年１２月り ＋）Ｉ）、３６４〜３７３．Ｂａｒｒｉ
ｅ Ｇ１−１１〕ｅｒｔ著ｒ Ａ Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅＭｏｎｏｌｉｔｈｉｃＭｕｌｔｉｐｌｉ
ｅｒ Ｕｓｉｎｇ Ａｃｔｉｖｅ Ｆｃｅｄｌ）ａｃｋ
Ｊに開示されている。
ｒ Ａ、 ＰｒｅｃｉｓｅＰｏｕｒ −Ｑｕａｄｒａｎ
ｔ Ｍｕｌｔ ｉｐｌ ｉｅｒ ｗｉ ｔｈ ５ｕｂｎ
ａ−ｎｏｓｅｃｏｎｄ Ｒｅ５ｐｏｎｓｅ Ｊ及びＩ
ＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏｌｉｄ −５ｔａｔ
ｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ、 ５ｃ−９゜１９７
４年１２月り ＋）Ｉ）、３６４〜３７３．Ｂａｒｒｉ
ｅ Ｇ１−１１〕ｅｒｔ著ｒ Ａ Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅＭｏｎｏｌｉｔｈｉｃＭｕｌｔｉｐｌｉ
ｅｒ Ｕｓｉｎｇ Ａｃｔｉｖｅ Ｆｃｅｄｌ）ａｃｋ
Ｊに開示されている。
前記参考文献に開示される回路と同様の回路が第１図に
示される。４つの電流源ＴＩ、Ｉ２．Ｔ３及びＩ４は９
乗算された電圧信号Ｘ及びＹからχＴｎ。
示される。４つの電流源ＴＩ、Ｉ２．Ｔ３及びＩ４は９
乗算された電圧信号Ｘ及びＹからχＴｎ。
（１−２２） Ｔｌｌ、 ｙ、ＴＥ及び（１−ｙ）ＴＩ
”ｉの形で引き出さＪする。ここで２−汲びｙはＸ及び
Ｙの無次元の指数で零から１の範囲にあり、ＴＩ３及び
ＴＩは一定電流である。一対のｎｐｎ ｌ−ランジスタ
Ｑ１及びＧ２は、正電圧バスＶ十からコレクターエミッ
タ回路を通って１１及びＩ２に電流を渾す。Ｑｌ及びＧ
２はそのベース及びコレクタが結合したダイオード接続
されて示されているが、実際はベースを別個のバイアス
点に接続するのが通例である。トランジスタはいずれの
形式でも同様に動作する。
”ｉの形で引き出さＪする。ここで２−汲びｙはＸ及び
Ｙの無次元の指数で零から１の範囲にあり、ＴＩ３及び
ＴＩは一定電流である。一対のｎｐｎ ｌ−ランジスタ
Ｑ１及びＧ２は、正電圧バスＶ十からコレクターエミッ
タ回路を通って１１及びＩ２に電流を渾す。Ｑｌ及びＧ
２はそのベース及びコレクタが結合したダイオード接続
されて示されているが、実際はベースを別個のバイアス
点に接続するのが通例である。トランジスタはいずれの
形式でも同様に動作する。
第１図の従来のマルチプライヤ回路は、一対の差動増幅
器を使用して乗算された出力を発生する。
器を使用して乗算された出力を発生する。
第１増幅器はｎｐｎ ）ランジスタＱ３及びＧ４−ＩＩ
ら成り、それらのエミッタは一緒に接続されてＩ３に電
流を供給し、それらのベースは夫々Ｑ２及びＱｌのエミ
ッタによってバイアスされるように接続され、それらの
コレクタは夫々出力ライン２及び４に接続される。第２
の差動増幅器はｎｐｎ ）ランジスタＱ５及びＧ６から
成り、第１の差動増幅器と同様に接続される。Ｇ５及び
Ｇ６のエミッタは一緒に接続されてＩ４１１ｍ電流を供
給し、それらのベースは夫々Ｑ１及びＧ２のエミッタ匠
よってバイアスされるように接続され、それらのコレク
タは夫々出力ライン２及び４に接続される。このような
構成によって、出力ライン２は電流（χ、ｙ／２）Ｉ。
ら成り、それらのエミッタは一緒に接続されてＩ３に電
流を供給し、それらのベースは夫々Ｑ２及びＱｌのエミ
ッタによってバイアスされるように接続され、それらの
コレクタは夫々出力ライン２及び４に接続される。第２
の差動増幅器はｎｐｎ ）ランジスタＱ５及びＧ６から
成り、第１の差動増幅器と同様に接続される。Ｇ５及び
Ｇ６のエミッタは一緒に接続されてＩ４１１ｍ電流を供
給し、それらのベースは夫々Ｑ１及びＧ２のエミッタ匠
よってバイアスされるように接続され、それらのコレク
タは夫々出力ライン２及び４に接続される。このような
構成によって、出力ライン２は電流（χ、ｙ／２）Ｉ。
を送り、出力ライン４は電流（１−ｚｙ ／２ ） Ｉ
ｏを送り、Ｉｏは一定の出力電流である。
ｏを送り、Ｉｏは一定の出力電流である。
第１図の回路の主な制約は、Ｘ入力電圧が一定のとき、
出力はＸ入力電圧の変化に対してリニアでないことであ
る。この問題は従来のトランジスタ間に存在する不整合
に起因し、トランジスタの飽和電流が等しくないとき生
じる。前述の文献（１９’７４年の工ＥＥＥ）ＶＣおい
て、このＸの非線形は、トランジスタ対Ｑｌ、Ｑ２とＧ
３．Ｇ４との間及びトランジスタ対Ｑ１．Ｑ２とＧ５．
Ｇ６との間の電圧オフセットニ起因する。５０マイクロ
ボルト程のオフセラ）’ＦＪｔ圧が０．１％の非線形を
生じさせ得る。このよう［，０，１％の典型的非線形に
対して、従来の処理技術を使用する集積回路では非常ｒ
（低い歩留りとなる。
出力はＸ入力電圧の変化に対してリニアでないことであ
る。この問題は従来のトランジスタ間に存在する不整合
に起因し、トランジスタの飽和電流が等しくないとき生
じる。前述の文献（１９’７４年の工ＥＥＥ）ＶＣおい
て、このＸの非線形は、トランジスタ対Ｑｌ、Ｑ２とＧ
３．Ｇ４との間及びトランジスタ対Ｑ１．Ｑ２とＧ５．
Ｇ６との間の電圧オフセットニ起因する。５０マイクロ
ボルト程のオフセラ）’ＦＪｔ圧が０．１％の非線形を
生じさせ得る。このよう［，０，１％の典型的非線形に
対して、従来の処理技術を使用する集積回路では非常ｒ
（低い歩留りとなる。
オフセット電圧の問題を解消しようとする回路がＧ１１
ｂｅｒｌの別の文献、 Ｔ ＥＥＥ Ｔｎｔｅｒｎａｔ
ｉｏ−ｎａｌ ５ｏｌｉｄ −５ｔａｔｅ ＱＬｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ。
ｂｅｒｌの別の文献、 Ｔ ＥＥＥ Ｔｎｔｅｒｎａｔ
ｉｏ−ｎａｌ ５ｏｌｉｄ −５ｔａｔｅ ＱＬｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ。
１９８３年２月２５日のｒＡ Ｆｏｕｒ Ｑｕａｄｒａ
ｎｔ Ａｎａ−Ｉｏｇ Ｄｉｖｉｄｅｒ ／ Ｍｕｌｔ
ｉｐｌ ｉｃｒ ｗｉｔｌｌｏ、０１％Ｄｉｓｔｏｒｔ
ｉｏｎ Ｊ ＩＬ開示される。この回路（第２図）にお
いては、Ｑｌ及びＧ２のベースと他のトランジスタのベ
ースとの間に、小さな制御された電圧降下が導かれ、不
所望のオフセット電圧が補償される。補償電圧はトリミ
ング電ｆｆ１Ｔ５．Ｔ６．Ｔ７及びＩ８によって抵抗Ｔ
ｔ１． ＴＩ２． Ｒ３及びＲ４に発生され、そのトリ
ミング電流はレーザー調節又は他の周知の手段ｆよって
制御される。この回路はオフセットの問題をほぼ解決す
るけれども、トリミング電流がＱｌ及びＧ２の通常の動
作電流を妨害して、大きな誤差を生じさせる。この誤差
は更に補償回路を付加することによって補正することが
できるが９回路全体が複雑になってしまう。
ｎｔ Ａｎａ−Ｉｏｇ Ｄｉｖｉｄｅｒ ／ Ｍｕｌｔ
ｉｐｌ ｉｃｒ ｗｉｔｌｌｏ、０１％Ｄｉｓｔｏｒｔ
ｉｏｎ Ｊ ＩＬ開示される。この回路（第２図）にお
いては、Ｑｌ及びＧ２のベースと他のトランジスタのベ
ースとの間に、小さな制御された電圧降下が導かれ、不
所望のオフセット電圧が補償される。補償電圧はトリミ
ング電ｆｆ１Ｔ５．Ｔ６．Ｔ７及びＩ８によって抵抗Ｔ
ｔ１． ＴＩ２． Ｒ３及びＲ４に発生され、そのトリ
ミング電流はレーザー調節又は他の周知の手段ｆよって
制御される。この回路はオフセットの問題をほぼ解決す
るけれども、トリミング電流がＱｌ及びＧ２の通常の動
作電流を妨害して、大きな誤差を生じさせる。この誤差
は更に補償回路を付加することによって補正することが
できるが９回路全体が複雑になってしまう。
（発明の概要）
従来技術の前述した問題に鑑み９本発明の目的は１乗算
される両方の入力信号に対してほぼリニアで、正確な、
そしてそれ程複雑でない新規にして改良された４クオド
ラント・マルチプライヤ回路を提供することである。
される両方の入力信号に対してほぼリニアで、正確な、
そしてそれ程複雑でない新規にして改良された４クオド
ラント・マルチプライヤ回路を提供することである。
前記目的及び他の目的を達成するため、Ｑｌ及びＱ２を
２組のトランジスタ対で置き換え、その第１対は第１差
動増幅器のトランジスタに対するバイアスを制御し、第
２対は第２差動増幅器のトランジスタに対するバイアス
を制御する。第１対のトランジスタは第２対のトランジ
スタと直列に接続され、各対のトランジスタのベース間
の全電圧差をトリミングする手段が設けられ、Ｘ入力信
号に関する回路動作における非線形がそのベース電圧差
の適切なトリミングによって減少させられる。
２組のトランジスタ対で置き換え、その第１対は第１差
動増幅器のトランジスタに対するバイアスを制御し、第
２対は第２差動増幅器のトランジスタに対するバイアス
を制御する。第１対のトランジスタは第２対のトランジ
スタと直列に接続され、各対のトランジスタのベース間
の全電圧差をトリミングする手段が設けられ、Ｘ入力信
号に関する回路動作における非線形がそのベース電圧差
の適切なトリミングによって減少させられる。
電圧トリミング手段は、所定の温度範囲において絶対温
度に実質上正比例するトリミング電圧な加える。
度に実質上正比例するトリミング電圧な加える。
Ｘ入力信号に関する非線形は、Ｙ電圧信号と無関係の第
１及び第２組のトランジスタ間に電流不平衡を与えるこ
とによって減少させられる。これは、差動増幅器トラン
ジスタと整合され、そしてそのトランジスタと共通のベ
ース接続を有する付加トランジスタを追加すイ）ことπ
よって達成される。１γ’Ｈ市、流源から電流か供給さ
れる増幅器のために、利幅トランジスタには（１−ｙ）
ＴＥ電流源から電流が供給される一方、（１−、￥）Ｔ
Ｂ電流源から電流が供給される増幅器のためＫけ利幅ｌ
・ランジスタにはｙＩＥ電流源から（Ｉｔ給される。そ
の結果、２対のトランジスタ間の動作電流の不平衡をＹ
入力と無関係にする利幅電流源が差動増幅器の一方のト
ランジスタにベース電流を供給し、静的電流不平衡を訂
正する。
１及び第２組のトランジスタ間に電流不平衡を与えるこ
とによって減少させられる。これは、差動増幅器トラン
ジスタと整合され、そしてそのトランジスタと共通のベ
ース接続を有する付加トランジスタを追加すイ）ことπ
よって達成される。１γ’Ｈ市、流源から電流か供給さ
れる増幅器のために、利幅トランジスタには（１−ｙ）
ＴＥ電流源から電流が供給される一方、（１−、￥）Ｔ
Ｂ電流源から電流が供給される増幅器のためＫけ利幅ｌ
・ランジスタにはｙＩＥ電流源から（Ｉｔ給される。そ
の結果、２対のトランジスタ間の動作電流の不平衡をＹ
入力と無関係にする利幅電流源が差動増幅器の一方のト
ランジスタにベース電流を供給し、静的電流不平衡を訂
正する。
全体回路は、）′入力に関する非線形が殆んどあるいは
全くなく、Ｘ入力に関する非線形を非常に小さくあるい
け零レベルＫ ｌ−ＩＪ ミンクすることができる４ク
オドラント・マルチプライヤである。
全くなく、Ｘ入力に関する非線形を非常に小さくあるい
け零レベルＫ ｌ−ＩＪ ミンクすることができる４ク
オドラント・マルチプライヤである。
本発明の他の目的及び特徴は以下の実施例の詳細な説明
から当業者には明らかである。
から当業者には明らかである。
（実施例の説明）
第３図に示す回路は、第１図に示す従来技術π関連する
Ｘ信号の非線形問題を９通常のトランジスタ動作電ＲＫ
影響を与えず、また第２図に示す従来の回路のよ、う匠
回路を複雑にしないで。
Ｘ信号の非線形問題を９通常のトランジスタ動作電ＲＫ
影響を与えず、また第２図に示す従来の回路のよ、う匠
回路を複雑にしないで。
実質」二補正する。第３図のトランジスタはｎｐｎ形で
あるが１回路の極性を適切に反転させることによってｐ
ｎｐ形トランジスタを使用することもできる。しかし＋
ｐｎｐ形を歩留りよく製造することは実際１ 面ｔＩ
Ｌいことから＋ ｎｐｎの方が好ましい。
あるが１回路の極性を適切に反転させることによってｐ
ｎｐ形トランジスタを使用することもできる。しかし＋
ｐｎｐ形を歩留りよく製造することは実際１ 面ｔＩ
Ｌいことから＋ ｎｐｎの方が好ましい。
］つのトランジスタ対Ｑｌ、Ｑ２の代りに、第３図の回
路は２組の対になったトランジスタＱ７． Ｑ８とＱ９
． ＱＩＯを使用し、各対は関連の差動増幅器のトラン
ジスタをバイアスする。第１トランジスタ対は、 Ｑ７
及びＱ８から成り、それらのエミッタは差動増幅器トラ
ンジスタＱ４及びＱ３に夫々ベース駆動電流を供給する
ように接続される。第２トランジスタ対は、Ｑ９及びＱ
１０から成り、それらのエミッタは差動増幅器トランジ
スタＱ６及びＱ５に夫々ベース−駆動電流を（ＪＵ給す
るように接続される。Ｑ７及びＱ９のコレクタ・エミッ
タ回路は、直列に接続され■１から電流が供給され、Ｑ
７のコ１／クタは＋■に、Ｑ９のエミッタはＴＩ（ｌ′
ｉ″接続される。
路は２組の対になったトランジスタＱ７． Ｑ８とＱ９
． ＱＩＯを使用し、各対は関連の差動増幅器のトラン
ジスタをバイアスする。第１トランジスタ対は、 Ｑ７
及びＱ８から成り、それらのエミッタは差動増幅器トラ
ンジスタＱ４及びＱ３に夫々ベース駆動電流を供給する
ように接続される。第２トランジスタ対は、Ｑ９及びＱ
１０から成り、それらのエミッタは差動増幅器トランジ
スタＱ６及びＱ５に夫々ベース−駆動電流を（ＪＵ給す
るように接続される。Ｑ７及びＱ９のコレクタ・エミッ
タ回路は、直列に接続され■１から電流が供給され、Ｑ
７のコ１／クタは＋■に、Ｑ９のエミッタはＴＩ（ｌ′
ｉ″接続される。
同様ｖｃ、 Ｑ８及びＱｌ（＋のコレクタ・エミッタ回
路は直列に接続されて１２から電流が供給され、Ｑ８の
コレクタはＶ−１−１／ｒ、、ＱＩＯのエミッタげＴ２
に接続される。これとは違って、トランジスタ対Ｑ７．
Ｑ８とＱ９． ＱＩＯとを相互に分離し、各対をＶ＋、
ＴＩ及び１２間に直接接続することも可能である。Ｑ７
及びＱ８はダイオードとして絹）Ｉろことも可能であり
、第３図においてはベースとコレクク間のダイオード接
続は破線で示されている。
路は直列に接続されて１２から電流が供給され、Ｑ８の
コレクタはＶ−１−１／ｒ、、ＱＩＯのエミッタげＴ２
に接続される。これとは違って、トランジスタ対Ｑ７．
Ｑ８とＱ９． ＱＩＯとを相互に分離し、各対をＶ＋、
ＴＩ及び１２間に直接接続することも可能である。Ｑ７
及びＱ８はダイオードとして絹）Ｉろことも可能であり
、第３図においてはベースとコレクク間のダイオード接
続は破線で示されている。
可変電圧発生器Ｔ１として示されている電圧トリミング
回路はＱ７及びＱ８のベース間に接続され同様の電圧１
リミング回路Ｔ２はＱ９及びＱ１０のベース間に接続さ
れる。これらの電圧トリミング回路は、詳細は第４図に
示されるが、 Ｑ３． Ｑ４ Ｋ対するＱ７． Ｑ８の
電圧オフセット及びＱ５．Ｑ６６Ｃ対するＱ９． ＱＩ
Ｏの電圧オフセットを相互に独立に調節する。この電圧
オフセットの減少は、Ｘ入力信号に関する回路の非線形
の対応する減少によって達成される。
回路はＱ７及びＱ８のベース間に接続され同様の電圧１
リミング回路Ｔ２はＱ９及びＱ１０のベース間に接続さ
れる。これらの電圧トリミング回路は、詳細は第４図に
示されるが、 Ｑ３． Ｑ４ Ｋ対するＱ７． Ｑ８の
電圧オフセット及びＱ５．Ｑ６６Ｃ対するＱ９． ＱＩ
Ｏの電圧オフセットを相互に独立に調節する。この電圧
オフセットの減少は、Ｘ入力信号に関する回路の非線形
の対応する減少によって達成される。
Ｑ７及びＱ９のベースは夫々の電圧バイアス信号に接続
され、Ｑ７に対するバイアス・レベルはＱ９に対するバ
イアスよりも少なくともトランジスタのベース・エミッ
タ電圧（約０７ボルト）だけ大きくしてＱ９及びＱＩＯ
の飽和を防止しなければならない。トリミング回路を除
き、トランジスタ電流利得を無限大と仮定することによ
ってトランジスタのベース電流の二次的影響を無視する
と、第３図のマルチプライヤ回路は第１図の回路と実質
上同じ動作をする。しかし、トリミング回路を付加する
ことによって、Ｘの非線形を実質的に減少させる。
され、Ｑ７に対するバイアス・レベルはＱ９に対するバ
イアスよりも少なくともトランジスタのベース・エミッ
タ電圧（約０７ボルト）だけ大きくしてＱ９及びＱＩＯ
の飽和を防止しなければならない。トリミング回路を除
き、トランジスタ電流利得を無限大と仮定することによ
ってトランジスタのベース電流の二次的影響を無視する
と、第３図のマルチプライヤ回路は第１図の回路と実質
上同じ動作をする。しかし、トリミング回路を付加する
ことによって、Ｘの非線形を実質的に減少させる。
ここで第４図を参照すると、電圧トリミング回路の詳細
が示される。第１バイアス信号は抵抗Ｒ１及びＲ２を介
してトリミング回路Ｔ１の対向する端子に加えられると
共に、第２バイアス信号は抵抗Ｒ３及びＴ１．／Ｉを介
してトリミング回路Ｔ２の対向する端子に加えられる。
が示される。第１バイアス信号は抵抗Ｒ１及びＲ２を介
してトリミング回路Ｔ１の対向する端子に加えられると
共に、第２バイアス信号は抵抗Ｒ３及びＴ１．／Ｉを介
してトリミング回路Ｔ２の対向する端子に加えられる。
トリミング回路端−Ｆは、トランジスタＱｌｌ、 Ｑ１
２． Ｑ１３及びＱｌ／Ｉのコレクタに夫々接続され、
これらのトランジスタは可変抵抗Ｒ５，Ｒ６，Ｒ７及び
Ｒ８を夫々介して■−に接続される。Ｑｌｌ〜Ｑ１４は
、共通のベース接続を有し、電流源■５からベース電流
を受け、その電流源の出力は絶対福１度に正比例して変
化する。抵抗Ｒ９及びダイオードＤ１から成る直列回路
Ｌｉ、 Ｑｌｌ〜Ｑ１４のベースと■−との間に接続さ
れ、トランジスタを過度Ｊバイアスすることを回避する
。
２． Ｑ１３及びＱｌ／Ｉのコレクタに夫々接続され、
これらのトランジスタは可変抵抗Ｒ５，Ｒ６，Ｒ７及び
Ｒ８を夫々介して■−に接続される。Ｑｌｌ〜Ｑ１４は
、共通のベース接続を有し、電流源■５からベース電流
を受け、その電流源の出力は絶対福１度に正比例して変
化する。抵抗Ｒ９及びダイオードＤ１から成る直列回路
Ｌｉ、 Ｑｌｌ〜Ｑ１４のベースと■−との間に接続さ
れ、トランジスタを過度Ｊバイアスすることを回避する
。
可変１１（１ゲｉ：Ｒ５−Ｒ８げ、１／−ザー・トリミ
ング又は「ツェナー・ザップＪ （ｚｃｎｅｒ ｚａｐ
） ）リミング等の周知技術によって、ＴＩとＴ２と
の間π所望の電圧差が達成される迄、トリミングされる
。
ング又は「ツェナー・ザップＪ （ｚｃｎｅｒ ｚａｐ
） ）リミング等の周知技術によって、ＴＩとＴ２と
の間π所望の電圧差が達成される迄、トリミングされる
。
温度依存電流源によってトランジスタＱｌｌ〜Ｑ１／Ｉ
へのベース駆動を変化させて、これらのトランジスタを
流れる電流、従ってＴ１及びＴ２）！Ｊミング電圧は同
様に絶対温度に比例する。このように。
へのベース駆動を変化させて、これらのトランジスタを
流れる電流、従ってＴ１及びＴ２）！Ｊミング電圧は同
様に絶対温度に比例する。このように。
マルチプライヤ回路に、自動的温度補償が与えられ、
Ｑ７． Ｑ８とＱ３． Ｑ４との間及びＱ９． Ｑ］、
０とＱ５． Ｑ６との間の電圧オフセットが所定の温度
範囲で非常に小さく抑えられる。
Ｑ７． Ｑ８とＱ３． Ｑ４との間及びＱ９． Ｑ］、
０とＱ５． Ｑ６との間の電圧オフセットが所定の温度
範囲で非常に小さく抑えられる。
第３図の回路はＸの非線形を減少あるいは除去するけれ
ども、Ｙの非線形を生じさせる。これは２つの原因によ
る。第１．に、実際のトランジスタは有限の電流利得を
有し、差動増幅器のトランジスタが零よりも大きいベー
ス電流を流し、Ｑ７及びＱ８はＱ９及びＱＩＯよりも少
し大きい電流で動作することである。これ゛によって、
第３図のマルチプライヤ回路の上半分の実効利得が、下
半分よりも少し低くなる。第２に、前記電流差が一定で
なく。
ども、Ｙの非線形を生じさせる。これは２つの原因によ
る。第１．に、実際のトランジスタは有限の電流利得を
有し、差動増幅器のトランジスタが零よりも大きいベー
ス電流を流し、Ｑ７及びＱ８はＱ９及びＱＩＯよりも少
し大きい電流で動作することである。これ゛によって、
第３図のマルチプライヤ回路の上半分の実効利得が、下
半分よりも少し低くなる。第２に、前記電流差が一定で
なく。
Ｘ入力信号の関数となることである。
第５図はＹの非線形の問題を解決する回路を示す。この
回路は第３図の基本回路を補強し、この回路においては
付加的補償トランジスタがＱ７〜Ｑ１０のエミッタによ
って駆動され、そのトランジスタによって与えられるベ
ース駆動電流はＹ電圧信号と実質的に無関係である。付
加的ｎｐｎ ）ランジスタＱ１５． Ｑ１６． Ｑ１７
及びＱ１８は、 Ｑ３． Ｑ４． Ｑ５及びＱ６と夫々
整合され、それらと共通ベース接続ヲ有する。Ｑ１５及
びＱｌｌ’ｉのコレクタは夫々出力ライン２及び４に接
続され、それらのエミッタはＱ５及びＱ６のコレクタ、
従って７４に接続される。
回路は第３図の基本回路を補強し、この回路においては
付加的補償トランジスタがＱ７〜Ｑ１０のエミッタによ
って駆動され、そのトランジスタによって与えられるベ
ース駆動電流はＹ電圧信号と実質的に無関係である。付
加的ｎｐｎ ）ランジスタＱ１５． Ｑ１６． Ｑ１７
及びＱ１８は、 Ｑ３． Ｑ４． Ｑ５及びＱ６と夫々
整合され、それらと共通ベース接続ヲ有する。Ｑ１５及
びＱｌｌ’ｉのコレクタは夫々出力ライン２及び４に接
続され、それらのエミッタはＱ５及びＱ６のコレクタ、
従って７４に接続される。
Ｑ１７及びＱ１８のコレクタは、Ｑ３及びＱ４の共通の
エミッタ接続に接続され、それらのエミッタけ１３に直
接接続される。このようにして、Ｔ３によって与えられ
るｙ、ＴＥ主電流Ｑ３． Ｑ／１． Ｑ１７及びＱｌｌ
’ｌを通り、Ｔ４の（１−ｙ）ＴＥ主電流Ｑ １５．
Ｑ １６． Ｑ５及びＱ６を通る。こうして、トランジ
スタＱ７〜Ｑ１０の各々は、コレクタ・エミッタ電流が
２１．ＴＥＶＣ比例する第１のトランジスタとコレクタ
・エミッタ電流が（１−ｙ）ＴＥに比例する第２のトラ
ンジスタπベーヌ駆動電流を与える。各トランジスタＱ
７〜Ｑ、ｌ０ｙｒよってり、えられるデュアル補償ベー
ス駆動電渾の累積的効果は、 Ｑ７． Ｑ８とＱ９．
ＱＩＯとの間の動作電流の不平衡をＹ入力と実質的に無
関係とし、動作電流レベルにおいてＹの非線形を実質上
除去する。
エミッタ接続に接続され、それらのエミッタけ１３に直
接接続される。このようにして、Ｔ３によって与えられ
るｙ、ＴＥ主電流Ｑ３． Ｑ／１． Ｑ１７及びＱｌｌ
’ｌを通り、Ｔ４の（１−ｙ）ＴＥ主電流Ｑ １５．
Ｑ １６． Ｑ５及びＱ６を通る。こうして、トランジ
スタＱ７〜Ｑ１０の各々は、コレクタ・エミッタ電流が
２１．ＴＥＶＣ比例する第１のトランジスタとコレクタ
・エミッタ電流が（１−ｙ）ＴＥに比例する第２のトラ
ンジスタπベーヌ駆動電流を与える。各トランジスタＱ
７〜Ｑ、ｌ０ｙｒよってり、えられるデュアル補償ベー
ス駆動電渾の累積的効果は、 Ｑ７． Ｑ８とＱ９．
ＱＩＯとの間の動作電流の不平衡をＹ入力と実質的に無
関係とし、動作電流レベルにおいてＹの非線形を実質上
除去する。
前述のマルチプライヤ回路は、まだ、Ｑ７． Ｑ８とＱ
９． Ｑ１０との間の静的電流不平衡を有する。この電
流不平衡の大きさは、２■ｘ／Ｂ″として言摸すること
ができる。ここで、ＩｘはＸ入力がないときのＱ７又は
Ｑ８の固定電流で、Ｂは゛トランジスタの電流利得であ
る。この不平衡を補償するため、電流源■６及び■７が
設けられ、Ｑ３及びＱ４のベースに夫々平衡電流を供給
する。これらの電流源の各々は、一定のエミッタ電流で
動作するときの差動増幅器に等しいトランジスタのベー
ス電流を使用することによって、前述の不平衡と同じ大
きさの平衡電流を発注する。これらの電流を発生する回
路が第６図に示される。差動増幅器のトランジスタと同
一のトランジスタＱ１９は、そのエミッタに接続されろ
定電流源Ｉ８によって与えられる一定電流を伝達する。
９． Ｑ１０との間の静的電流不平衡を有する。この電
流不平衡の大きさは、２■ｘ／Ｂ″として言摸すること
ができる。ここで、ＩｘはＸ入力がないときのＱ７又は
Ｑ８の固定電流で、Ｂは゛トランジスタの電流利得であ
る。この不平衡を補償するため、電流源■６及び■７が
設けられ、Ｑ３及びＱ４のベースに夫々平衡電流を供給
する。これらの電流源の各々は、一定のエミッタ電流で
動作するときの差動増幅器に等しいトランジスタのベー
ス電流を使用することによって、前述の不平衡と同じ大
きさの平衡電流を発注する。これらの電流を発生する回
路が第６図に示される。差動増幅器のトランジスタと同
一のトランジスタＱ１９は、そのエミッタに接続されろ
定電流源Ｉ８によって与えられる一定電流を伝達する。
その結果のＱ１０のベース電流は、そのコレクタ電流な
りで割った値に等しい。
りで割った値に等しい。
この電流は、マルチ・コレクタ・トランジスタＱ２０の
１つのコレクタによって与えられ、このトランジスタは
、またｙｐｎｐ）ランジスタＱ２１からベース電流を引
き出す。Ｑ２０の他のコレクタは。
１つのコレクタによって与えられ、このトランジスタは
、またｙｐｎｐ）ランジスタＱ２１からベース電流を引
き出す。Ｑ２０の他のコレクタは。
そのベースに接続され１次ＫＱ２１のエミッタに接続さ
れる。Ｑ２０のベースは、また、第２のデュアル・＝＋
レクタｒｌｎｌ） ）ランジスタＱ２２のベースに接
続され、このトランジスタのデュアル・コレクタは夫々
■６及び■７を供給する。Ｑ１９のコレクタと、Ｑ２０
及びＱ２２のエミッタはＶ十に接続され。
れる。Ｑ２０のベースは、また、第２のデュアル・＝＋
レクタｒｌｎｌ） ）ランジスタＱ２２のベースに接
続され、このトランジスタのデュアル・コレクタは夫々
■６及び■７を供給する。Ｑ１９のコレクタと、Ｑ２０
及びＱ２２のエミッタはＶ十に接続され。
Ｑ２１のコレクタ及び■８は■−に接続される。■８を
Ｉｘに等しくシ、二次的効果を無視すると、Ｑ１９に流
れるベース電流はＴ Ｘ ／Ｂ、 Ｑ ２２からのベー
ス電流はＩ ｘ ／Ｂ” 、そしてＱ２２のコレクタ電
流（１６及び■７どなる）は夫々Ｔｘ／Ｂとなる。
Ｉｘに等しくシ、二次的効果を無視すると、Ｑ１９に流
れるベース電流はＴ Ｘ ／Ｂ、 Ｑ ２２からのベー
ス電流はＩ ｘ ／Ｂ” 、そしてＱ２２のコレクタ電
流（１６及び■７どなる）は夫々Ｔｘ／Ｂとなる。
この結果の回路（丁、Ｘ入力信号に関する非線形が殆ん
どないあるいは零の、そしてＸ入力信号に関する非線形
な零又げ零に近いレベルＫ ｌ−リミングし得る。アナ
ログ・マルチプライヤとなる。
どないあるいは零の、そしてＸ入力信号に関する非線形
な零又げ零に近いレベルＫ ｌ−リミングし得る。アナ
ログ・マルチプライヤとなる。
本発明を実施例に従って説明したが、多くの変更あるい
は他の実Ｍ１ｊ例が可能であることは当業者には明らか
である。
は他の実Ｍ１ｊ例が可能であることは当業者には明らか
である。
第１図及び第２図は、従来のマルチプライヤ回路の回路
図である。 第：３図は、Ｘの非線形を実質上除去してはいるがＹの
非線形が生じる１本発明に従って構成されるマルチプラ
イヤ回路の回路図である。 第４図は、第３図に示す回路に使用されるトリミング電
圧発生回路の回路図である。 第５図は、第４図の回路を改良してＹの非線形を実質上
除去する回路の回路図である。。 第６図は、第５図の回路に使用される所定の補償電流を
発生する回路・の回路図である。 （外５名）
図である。 第：３図は、Ｘの非線形を実質上除去してはいるがＹの
非線形が生じる１本発明に従って構成されるマルチプラ
イヤ回路の回路図である。 第４図は、第３図に示す回路に使用されるトリミング電
圧発生回路の回路図である。 第５図は、第４図の回路を改良してＹの非線形を実質上
除去する回路の回路図である。。 第６図は、第５図の回路に使用される所定の補償電流を
発生する回路・の回路図である。 （外５名）
Claims (7)
- （１）２つの信号Ｘ及びＹを乗算するアナログ・マルチ
プライヤ回路であって、２及びｙが零乃至］の範囲のＸ
及びＹの無次元の指数であり、ＩＢ及びＩＥが固定電流
であるとき、” Ｉｎ、（１−”）ＩＢ、ｙＩＥ及び（
］、−ｙ）ＩＦの大きさの電流源と。 各々が共通のコレクタ・エミッタ回路接続を有する一対
のバイポーラ・トランジスタから成りマルチプライヤ回
路の出力を供給する第１及び第２差動増幅器と、該第１
及び第２増幅器に電流を供給するように接続されるｙ−
ＩＥ及び（１−ｙ）ＩＥ電流源と、ｚＩｆ３及び（１−
Ｚ）ＩＥ電流源と接続され前記増幅器のトランジスタに
ベース駆動電流を供給するベース駆動回路と、を含むマ
ルチプライヤ回路において。 前記ＺＩＢ及び（１−２）ＩＢ電流源に接続されるコレ
クタ・エミッタ回路を有する第１及び第２バイポーラ・
トランジスタと。 前記χＨｎ及び（１−χ）ＩＢ電流源に接続されるコレ
クタ・エミッタ回路を有する第３及び第４バイポーラ・
）・ランジスタと。 前記第１増幅器の各トランジスタπベース駆動電流を供
給する第１及び第２１−ランジスクのコレクタ・エミッ
タ回路の接続装置と。 前記第２増幅器の各トランジスタにベース駆動電流を供
給する第：３及び第４トランジスタのコレクタ・エミッ
タ回路の接続装置と。 前記第１及び第２トランジスタのベースにバイアス電圧
を加えるようＶＣ接続される第１バイアス装置と。 前記第１及び第２トランジスタのベース間［トリミング
電圧差を加え、それらのトランジスタ間の電圧オフセン
トを調節する第１電圧トリミング装置と。 前記第３及び第４トランジスタのベースにバイアス電圧
を加えるように接続される第２バイアス装置と。 前記第３及び第４トランジスタのベース間に前記第１電
圧トリミング装置とは無関係にトリミング電圧差を加え
、それらのトランジスタ間の電圧オフセントを独立して
調節する第２電圧トリミング装置と。 から構成されるベース駆動回路から成り、前記マルチプ
ライヤ回路の出力とＸ電圧信号との間の非線形が前記ベ
ース電圧差の適当なトリミングによって減少させられる
。アナログ・マルチプライヤ回路。 - （２）前記第１及び第３トランジスタのコレクタ・エミ
ッタ回路が直列に接続され、前記第２及び第４トランジ
スタが直列に接続される。特許請求の範囲第１項記載の
マルチプライヤ回路。 - （３）前記第１及び第２トランジスタは、それらのコレ
クタ・エミッタ回路が夫々前記第３及び第４トランジス
タのコレクタ・エミッタ電流と前記第１増幅器のトラン
ジスタのベース電流とを供給するよ５に接続され、前記
第１増幅器のトランジスタの固定ベースＴｆｉ、 ｒｆ
ｔｆを供給するようπ接続される電流源を有する。特許
請求の範囲第１項記載のマルチプライヤ回路。 - （４）前記第１及び第２トランジスタがダイオードとし
て接続される特許請求の範囲第１項記載のマルチプライ
ヤ回路。 - （５）前記第１及び第２電圧トリミング装置が。 所定の温度範囲で絶対温度匠実仙的に正比例するトリミ
ング電圧を加えることか可能な９％許請求の範囲第１項
記載のマルチプライヤ回路。 - （６）前記第１及び第２トランジスタと前記第：う及び
第４トランジスタとのコｌ／クタ・エミッタ電流の不平
衡をＸ電圧信号と無関係にし、マルチプライヤ回路出力
とＸ電圧信号との間の非線形を減少させる回路を有し、
該回路が 前記第］差動増幅器内のトランジスタの夫々と整合し、
それらと共通のベース接続を有する第５及び第６のバイ
ポーラ・トランジスタであって。 該トランジスタのコレクタ・エミッタ回路が該回路に（
１−ｙ、）ＴＥＥ流源によって電流が供給されるように
接続されるトランジスタと。 前記第２差動増幅器内のトランジスタの夫々と整合し、
それらと共通のベース接続を有する第７及び第８のバイ
ポーラ・トランジスタであって。 該トランジスタのコレクタ・エミッタ回路が該回路［ｙ
ＩＥ電流源によって電流が供給されるように接続される
トランジスタと。 から成り、第１乃至第４トランジスタによって与えられ
るベース駆動電流がｙＩＥ＋（１−ｙ ）ＩＥに実質的
に比例し、Ｘ電圧信号と実質的に無関係になる。特許請
求の範囲第１． ２． ３． ４又は第５項記載のマル
チプライヤ回路。 - （７）２つの信号Ｘ及びＹを乗算するアナログ・マルチ
プライヤ回路であって、χ及びｙが零乃至１の範囲のＸ
及びＹの無次元の指数であり、ＩＢ及びＩＥが固定電流
であるとき、 ＺＩＢ、 （１−４）ＩＢ。 ｙＩＥ及び（１−２）ＩＥの大きさの電流源と、各々が
共通のコレクタ・エミッタ回路接続を有する一対のバイ
ポーラ・トランジスタから成りマルチプライヤ回路の出
力を供給する第１及び第２差動増幅器と、該第１及び第
２増幅器に電流を供給するようπ接続されるｙ、 Ｔ
Ｅ及び（１−ｙ）ＴＥＥ流源と。 χＴＩ３及び（１−χ）ＴＢ電流源と接続され前記増幅
器のトランジスタπベース駆動電流を供給するベース駆
動回路と、を含むマルチプライヤ回路において。 前記ベース駆動電流間の不平（ｑ！１をＸ電圧信号と実
質−ヒ無関係にする回路から成り、マルチプライヤ回路
出力とＸ電圧信号との間の非線形を減少させる回路であ
って。 前記増幅器トランジスタの各々と整合されこれらのトラ
ンジスタと共通のベース接続を有する複数の補償バイポ
ーラ・トランジスタから成り、該補償トランジスタが、
（１−、ｙ）ＴＥＥ流源から電流が与えられるように接
続されるコレクタ・エミッタ回路を有するｙＴＥ電流源
から電流が供給される増幅器トランジスタと共通のベー
ス接続を有し。 前記補償トランジスタが、ｙＴＥ電流源から電流が与え
られるように接続されるコレクタ・エミッタ回路を有す
る（１−ｙ）ＴＥ電電源源よって電流が供給される増幅
器トランジスタと共通のベース接続を有し、Ｙ電圧信号
と実質的に無関係にする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/595,905 US4572975A (en) | 1984-04-02 | 1984-04-02 | Analog multiplier with improved linearity |
| US595905 | 1990-10-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214612A true JPS60214612A (ja) | 1985-10-26 |
Family
ID=24385199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173986A Pending JPS60214612A (ja) | 1984-04-02 | 1984-08-21 | 線形性を改善したアナログ・マルチプライヤ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4572975A (ja) |
| EP (1) | EP0157520A3 (ja) |
| JP (1) | JPS60214612A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT392709B (de) * | 1987-12-23 | 1991-05-27 | Kueng Martin Karl | Elektronische multiplizierschaltung |
| ES2045047T3 (es) * | 1988-08-31 | 1994-01-16 | Siemens Ag | Multiplicador de cuatro cuadrantes de entradas multiples. |
| JP2964573B2 (ja) * | 1990-07-19 | 1999-10-18 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
| US5097156A (en) * | 1991-04-11 | 1992-03-17 | The United States Of America As Represented By The Secretary Of The Navy | Circuitry for compensating for transistor parameter mismatches in a CMOS analog four-quadrant multiplier |
| US5214321A (en) * | 1992-03-26 | 1993-05-25 | Curtis Douglas R | Analog multiplier/divider utilizing substrate bipolar transistors |
| US5389840A (en) * | 1992-11-10 | 1995-02-14 | Elantec, Inc. | Complementary analog multiplier circuits with differential ground referenced outputs and switching capability |
| FR2702898B1 (fr) * | 1993-03-19 | 1995-04-28 | Valeo Electronique | Dispositif électronique à faible consommation. |
| EP0623997B1 (en) * | 1993-05-07 | 1998-08-12 | STMicroelectronics S.r.l. | Hysteresis comparator working with a low voltage supply |
| JP2576774B2 (ja) * | 1993-10-29 | 1997-01-29 | 日本電気株式会社 | トリプラおよびクァドルプラ |
| EP0720112B1 (en) * | 1994-12-27 | 2001-02-28 | STMicroelectronics S.r.l. | Low consumption analog multiplier |
| DE69613628T2 (de) * | 1995-04-12 | 2002-05-08 | Matsushita Electric Industrial Co., Ltd. | Eingangsschaltung |
| US5570056A (en) * | 1995-06-07 | 1996-10-29 | Pacific Communication Sciences, Inc. | Bipolar analog multipliers for low voltage applications |
| US5589791A (en) * | 1995-06-09 | 1996-12-31 | Analog Devices, Inc. | Variable gain mixer having improved linearity and lower switching noise |
| US7738225B2 (en) * | 2005-12-29 | 2010-06-15 | Micrel, Incorporated | Circuit and method for limiting power to a load |
| RU2421883C1 (ru) * | 2010-01-25 | 2011-06-20 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Управляемый усилитель |
| US10700695B1 (en) | 2018-04-17 | 2020-06-30 | Ali Tasdighi Far | Mixed-mode quarter square multipliers for machine learning |
| US10594334B1 (en) | 2018-04-17 | 2020-03-17 | Ali Tasdighi Far | Mixed-mode multipliers for artificial intelligence |
| US10832014B1 (en) | 2018-04-17 | 2020-11-10 | Ali Tasdighi Far | Multi-quadrant analog current-mode multipliers for artificial intelligence |
| US10819283B1 (en) | 2019-06-04 | 2020-10-27 | Ali Tasdighi Far | Current-mode analog multipliers using substrate bipolar transistors in CMOS for artificial intelligence |
| US11467805B1 (en) | 2020-07-10 | 2022-10-11 | Ali Tasdighi Far | Digital approximate multipliers for machine learning and artificial intelligence applications |
| US11416218B1 (en) | 2020-07-10 | 2022-08-16 | Ali Tasdighi Far | Digital approximate squarer for machine learning |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157512A (en) * | 1978-04-07 | 1979-06-05 | Raytheon Company | Electronic circuitry having transistor feedbacks and lead networks compensation |
| JPS5552606A (en) * | 1978-10-13 | 1980-04-17 | Pioneer Electronic Corp | Product circuit |
| US4482977A (en) * | 1982-01-07 | 1984-11-13 | At&T Bell Laboratories | Analog multiplier circuit including opposite conductivity type transistors |
-
1984
- 1984-04-02 US US06/595,905 patent/US4572975A/en not_active Expired - Fee Related
- 1984-08-21 JP JP59173986A patent/JPS60214612A/ja active Pending
-
1985
- 1985-03-14 EP EP85301761A patent/EP0157520A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4572975A (en) | 1986-02-25 |
| EP0157520A3 (en) | 1988-08-03 |
| EP0157520A2 (en) | 1985-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60214612A (ja) | 線形性を改善したアナログ・マルチプライヤ回路 | |
| CA1219679A (en) | High-accuracy four-quadrant multiplier which also is capable of four-quadrant division | |
| US4456887A (en) | Differential amplifier | |
| US4498053A (en) | Current amplifier | |
| JPH0544845B2 (ja) | ||
| JPS6284608A (ja) | 単一利得緩衝増幅器 | |
| JPH0621969B2 (ja) | 電流発生器 | |
| JPH0351028B2 (ja) | ||
| US5089769A (en) | Precision current mirror | |
| US4019121A (en) | Circuit arrangement for producing a compensated current | |
| JPS6333727B2 (ja) | ||
| EP0072082B1 (en) | Differential amplifier circuit with precision active load | |
| US4385364A (en) | Electronic gain control circuit | |
| JPH033508A (ja) | 歪み補償付きバイポーラトランジスタ回路 | |
| US5714903A (en) | Low consumption analog multiplier | |
| JPH10163770A (ja) | 直流制御差動ベース電圧発生回路 | |
| JPH0253961B2 (ja) | ||
| US4547752A (en) | Amplitude modulator with three differential transistor pairs | |
| JPH04127703A (ja) | 演算増幅回路 | |
| US4166982A (en) | Logical circuit reference electric level generating circuitry | |
| JP2814532B2 (ja) | 両波整流回路 | |
| JPH0272705A (ja) | 電流電圧変換回路 | |
| JPS61219208A (ja) | 利得可変増幅器 | |
| JPS6117622Y2 (ja) | ||
| JPS6244574Y2 (ja) |