JPS6042935A - 出力回路 - Google Patents
出力回路Info
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- JPS6042935A JPS6042935A JP58151305A JP15130583A JPS6042935A JP S6042935 A JPS6042935 A JP S6042935A JP 58151305 A JP58151305 A JP 58151305A JP 15130583 A JP15130583 A JP 15130583A JP S6042935 A JPS6042935 A JP S6042935A
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- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補ＭＯ８（以下ＣＭＯ８と略記する）とバイ
ポーラトランジスタを組み合わせた出力回路、特にトラ
ンジスタ・トランジスタ・論理回路（以下ＴＴＬと略記
する）と同等の出力レベルを有する所謂ＴＴＬレベル出
力回路に関する。
ポーラトランジスタを組み合わせた出力回路、特にトラ
ンジスタ・トランジスタ・論理回路（以下ＴＴＬと略記
する）と同等の出力レベルを有する所謂ＴＴＬレベル出
力回路に関する。
通常ＣＭＯ８）ランジスタの電流駆動能力はバイポーラ
トランジスタに比べると小さく、ＣＭＯ８論理回路にお
ける出力回路で、バイポーラトランジスタと同等の大き
さの０ＭＯ８）ランジスタを用いれば、容量性負荷に対
する極端な速度の低下を招いてしまう。さらにＣＭＯ８
出力回路に駆動される回路がＴＴＬである場合、ＴＴＬ
の低レベル入力電流をＣＭＯ８出力回路で吸収する心安
があシ、電流駆動能力の制限から、一度に多くのＴＴＬ
を接続することは困難であった。これを補う為に、出力
回路の０ＭＯ８）２ンジスタは、内部のトランジスタと
比較すると極めて大きなトランジスタを用いて電流駆動
能力を確保し、ＴＴＬ負荷に対してもある程度の対応が
施されている。
トランジスタに比べると小さく、ＣＭＯ８論理回路にお
ける出力回路で、バイポーラトランジスタと同等の大き
さの０ＭＯ８）ランジスタを用いれば、容量性負荷に対
する極端な速度の低下を招いてしまう。さらにＣＭＯ８
出力回路に駆動される回路がＴＴＬである場合、ＴＴＬ
の低レベル入力電流をＣＭＯ８出力回路で吸収する心安
があシ、電流駆動能力の制限から、一度に多くのＴＴＬ
を接続することは困難であった。これを補う為に、出力
回路の０ＭＯ８）２ンジスタは、内部のトランジスタと
比較すると極めて大きなトランジスタを用いて電流駆動
能力を確保し、ＴＴＬ負荷に対してもある程度の対応が
施されている。
上記方法はゲート数の比較的少ないＣＭＯ８集積回路に
おいては出力回路数も少なく、あまり問題とならなかっ
た。しかし、近年の数千、致方ゲートを集積したＬＳＩ
、ＶＬＳＩにおいては、出力回路数の増加、内部使用ト
ランジスタの小型化が進んでおり、大きなトランジスタ
を必要とする従来の出力回路では、回路全体に対する出
力回路の占める割合が大きくなシ、集積度を低下させ、
またチップ面積の増大を招くという欠点を有していた。
おいては出力回路数も少なく、あまり問題とならなかっ
た。しかし、近年の数千、致方ゲートを集積したＬＳＩ
、ＶＬＳＩにおいては、出力回路数の増加、内部使用ト
ランジスタの小型化が進んでおり、大きなトランジスタ
を必要とする従来の出力回路では、回路全体に対する出
力回路の占める割合が大きくなシ、集積度を低下させ、
またチップ面積の増大を招くという欠点を有していた。
一方、ＣＭＯ８出力回路にバイポーラトランジスタを付
加することによシミ光駆動能力を改善し、負荷容量によ
る動作速度の低下を少なくした出力回路が数種考案され
ている。
加することによシミ光駆動能力を改善し、負荷容量によ
る動作速度の低下を少なくした出力回路が数種考案され
ている。
第１図及び第２図は、バイポーラトランジスタ付加によ
る高電流駆動能力を有するＣＭＯＳ ／バイポーラトラ
ンジスタ混成出力回路の実施例である。
る高電流駆動能力を有するＣＭＯＳ ／バイポーラトラ
ンジスタ混成出力回路の実施例である。
これらの公知回路例は電流駆動能力において、０ＭＯ８
のみによる出力回路に対し著しい改善効果を示し、容量
性負荷の駆動に極めて有用である。
のみによる出力回路に対し著しい改善効果を示し、容量
性負荷の駆動に極めて有用である。
しかしながら付加されたバイポーラトランジスタのため
に、その出力電圧が通常のＣＭＯ８出力回路と異なる。
に、その出力電圧が通常のＣＭＯ８出力回路と異なる。
０ＭＯ８のみで構成された出力回路においては、高レベ
ル出力電圧’ＶＯＨ″は高位側電源３、！：、低レベル
出力電圧” ＶＯＬ”は低位側電源４とそれぞれほぼ等
しくなるのに対し、第１図及び第２図に示す実施例にお
いては、高レベル出力電圧”ＶＯＨ″はバイポーラトラ
ンジスタＱ１３及びＱ２３のベース−エミッタ間順方向
電圧“ＶＢＢ ”だけ高位側電源３より低くなり、また
低レベル出力電圧”ＶＯＬ″はバイポーラトランジスタ
Ｑ４４及びＱ２４のベース−エミッタ間電圧”ＶＢＦｆ
”だけ低位側電源４よシ高くなる。
ル出力電圧’ＶＯＨ″は高位側電源３、！：、低レベル
出力電圧” ＶＯＬ”は低位側電源４とそれぞれほぼ等
しくなるのに対し、第１図及び第２図に示す実施例にお
いては、高レベル出力電圧”ＶＯＨ″はバイポーラトラ
ンジスタＱ１３及びＱ２３のベース−エミッタ間順方向
電圧“ＶＢＢ ”だけ高位側電源３より低くなり、また
低レベル出力電圧”ＶＯＬ″はバイポーラトランジスタ
Ｑ４４及びＱ２４のベース−エミッタ間電圧”ＶＢＦｆ
”だけ低位側電源４よシ高くなる。
このように第１図及び第２図に示すような従来（７）
０ＭＯ８／バイポー２トランジスタ混成出力回路におい
ては、電流駆動能力は向上するものの、出力電圧が０Ｍ
Ｏ８の定格を満足しないばかりか、低レベル出力電圧”
ＶＯＬ ＝ ” ＶＢＢ ′であるのでＴＴＬの定格
をも満足せず、汎用性に欠けるので、あまり実用化には
至っていない。
０ＭＯ８／バイポー２トランジスタ混成出力回路におい
ては、電流駆動能力は向上するものの、出力電圧が０Ｍ
Ｏ８の定格を満足しないばかりか、低レベル出力電圧”
ＶＯＬ ＝ ” ＶＢＢ ′であるのでＴＴＬの定格
をも満足せず、汎用性に欠けるので、あまり実用化には
至っていない。
ここで一般に０ＭＯ８は他の論理回路、たとえばＴＴＬ
などに比べると、低消費電力、雑音余裕度が大きい等の
利点の他に、動作速度が遅い、電流駆動能力が小さいと
いう欠点も有しているめで。
などに比べると、低消費電力、雑音余裕度が大きい等の
利点の他に、動作速度が遅い、電流駆動能力が小さいと
いう欠点も有しているめで。
ディジタル機器の設計においてそれぞれの論理回路の利
点を生かすには、０ＭＯ８−？ＴＴＬや他の論理回路と
を混用することが好ましい。そこで最近では０ＭＯ８と
混用することの最も多いとみられるＴＴＬに対して、Ｔ
Ｔ Ｌ −ＣＭＯ８のインターフェースを容易にすべ
（０ＭＯ８の入力電圧規格をＴＴＬ出力に合致するよう
に設定できる製品が多く見られるようになった。このこ
とは逆に、０ＭＯ８の出力はＴＴＬレベル出力でもよい
ことを意味しており、電流駆動能力、容量性負荷駆動能
力が優れている分だけ０ＭＯ８−ＴＴＬ、０ＭＯ８−０
ＭＯ８の（ンターフェースを容易にする。
点を生かすには、０ＭＯ８−？ＴＴＬや他の論理回路と
を混用することが好ましい。そこで最近では０ＭＯ８と
混用することの最も多いとみられるＴＴＬに対して、Ｔ
Ｔ Ｌ −ＣＭＯ８のインターフェースを容易にすべ
（０ＭＯ８の入力電圧規格をＴＴＬ出力に合致するよう
に設定できる製品が多く見られるようになった。このこ
とは逆に、０ＭＯ８の出力はＴＴＬレベル出力でもよい
ことを意味しており、電流駆動能力、容量性負荷駆動能
力が優れている分だけ０ＭＯ８−ＴＴＬ、０ＭＯ８−０
ＭＯ８の（ンターフェースを容易にする。
本発明の目的は、前記のＣＭＯ８出力回路における占有
面積め増大、及び従来のＣＭＯ８／バイポーラ混成出力
回路における出力低レベルでのＴＴＬに対する不整合性
を解決し、小型で電流駆動能力の高い、かつＴＴＬ出力
レベルを満足する出力回路を提供することにある。
面積め増大、及び従来のＣＭＯ８／バイポーラ混成出力
回路における出力低レベルでのＴＴＬに対する不整合性
を解決し、小型で電流駆動能力の高い、かつＴＴＬ出力
レベルを満足する出力回路を提供することにある。
本発明によれば、信号入力端子と信号出力端子を有する
出力回路において、前記信号入力端子をゲートとする０
ＭＯ８インバータと、該ＣＭＯＳインバータの出力電位
が高レベル時に導通し、低レベル時に遮断されるような
第１のバイポーラトランジスタと、該第１のバイポーラ
トランジスタのエミッタにベースが接続されたエミッタ
接地の第２のバイポーラトランジスタと、該第２のバイ
ポーラトランジスタのコレクタと、前記第１のバイポー
ラトランジスタのコレクタ間にダーリントン接続された
第３及び第４のバイポーラトランジスタを有し、該第４
のバイポーラトランジスタのエミッタを前記第２のバイ
ポーラトランジスタのコレクタと接続して、前記信号出
力端子とすること全特徴とする出力回路が得られる。
出力回路において、前記信号入力端子をゲートとする０
ＭＯ８インバータと、該ＣＭＯＳインバータの出力電位
が高レベル時に導通し、低レベル時に遮断されるような
第１のバイポーラトランジスタと、該第１のバイポーラ
トランジスタのエミッタにベースが接続されたエミッタ
接地の第２のバイポーラトランジスタと、該第２のバイ
ポーラトランジスタのコレクタと、前記第１のバイポー
ラトランジスタのコレクタ間にダーリントン接続された
第３及び第４のバイポーラトランジスタを有し、該第４
のバイポーラトランジスタのエミッタを前記第２のバイ
ポーラトランジスタのコレクタと接続して、前記信号出
力端子とすること全特徴とする出力回路が得られる。
以下に本発明を実施例に従い添付図面を参照して詳細に
説明する。
説明する。
第３図は本発明の一実施例を示す回路接続図であり、１
組のＣＭＯＳインバータＱ３ｘ ＊ Ｑ３２と４個、の
バイポーラトランジスタＱ２３〜Ｑ３６、及び４個の抵
抗Ｒ３１〜Ｒ３４よシ構成され、ＣＭＯＳインバータの
出力３３は直接バイポーラトランジスタＱａ３に接続さ
れている。尚、ＣＬは負荷容量である。
組のＣＭＯＳインバータＱ３ｘ ＊ Ｑ３２と４個、の
バイポーラトランジスタＱ２３〜Ｑ３６、及び４個の抵
抗Ｒ３１〜Ｒ３４よシ構成され、ＣＭＯＳインバータの
出力３３は直接バイポーラトランジスタＱａ３に接続さ
れている。尚、ＣＬは負荷容量である。
同図において１．入力端子３１に高レベル入力電圧が印
加されると、トランジスタＱ３１は遮断、トランジスタ
Ｑ３２は導通し、端子３３の電位は低位側電源４とほぼ
等しくなる。このため、トランジスタＱ３３ ＊ Ｑ３
４は遮断され、またダーリントン接続されたトランジス
タＱ３４ ＋ Ｑａｓは抵抗Ｔｔ３１によシ導通し、出
力端子３２は、高位側電源３からトランジスタＱ３５
＋ Ｑ３６の順方向電圧の和（２Ｖｎｇ）ヲ差シ引イタ
レヘル″′ｖｏＨ″−″ｖ３−２ＶＢＢ″を示す。この
状態は通常のＴＴＬにおける高レベル出力回路と完全に
同一である。
加されると、トランジスタＱ３１は遮断、トランジスタ
Ｑ３２は導通し、端子３３の電位は低位側電源４とほぼ
等しくなる。このため、トランジスタＱ３３ ＊ Ｑ３
４は遮断され、またダーリントン接続されたトランジス
タＱ３４ ＋ Ｑａｓは抵抗Ｔｔ３１によシ導通し、出
力端子３２は、高位側電源３からトランジスタＱ３５
＋ Ｑ３６の順方向電圧の和（２Ｖｎｇ）ヲ差シ引イタ
レヘル″′ｖｏＨ″−″ｖ３−２ＶＢＢ″を示す。この
状態は通常のＴＴＬにおける高レベル出力回路と完全に
同一である。
次に入力端子３１が低レベルに変化すると、トランジス
タＱ３２は遮断、トランジスタＱ３１は導通するので、
端子３３の電位は上昇してゆき、トランジスタＱ３３を
駆動させる。トランジスタＱ３３が導通することにより
、トランジスタＱ３４が導通。
タＱ３２は遮断、トランジスタＱ３１は導通するので、
端子３３の電位は上昇してゆき、トランジスタＱ３３を
駆動させる。トランジスタＱ３３が導通することにより
、トランジスタＱ３４が導通。
トラン２スタＱ３６が遮断し、出力３２は低レベル出力
電圧”ＶＯＬ″＝ ” ＶＯＥ Ｑ３４ ”に切り換わ
る。この状態は通常のＴＴＬにおける低レベル出力回路
と完全に同一である。
電圧”ＶＯＬ″＝ ” ＶＯＥ Ｑ３４ ”に切り換わ
る。この状態は通常のＴＴＬにおける低レベル出力回路
と完全に同一である。
上記の説明において、トランジスタＱ３４、及びＱ３６
が導通するとき、トラン２スタＱ３寄ｅ Ｑａｓが有す
る駆動電流のそれぞれｈＦＩ３倍近くの駆動電流を持っ
て負荷容量ＣＩ、を放電または充電することになり、出
力の応答は急峻に行なわれる。この動作もまた通常のＴ
ＴＬ出力回路と完全に同一である。
が導通するとき、トラン２スタＱ３寄ｅ Ｑａｓが有す
る駆動電流のそれぞれｈＦＩ３倍近くの駆動電流を持っ
て負荷容量ＣＩ、を放電または充電することになり、出
力の応答は急峻に行なわれる。この動作もまた通常のＴ
ＴＬ出力回路と完全に同一である。
第４図は本発明の他の実施例を示す回路接続図であり、
第３図回路に対してＣＭＯＳインバータの出力４３とバ
イポーラトランジスタＱ４３の間にノくイポーラトラン
ジスタＱ４７を挿入することにより電流駆動能力をさら
に改善したものである。
第３図回路に対してＣＭＯＳインバータの出力４３とバ
イポーラトランジスタＱ４３の間にノくイポーラトラン
ジスタＱ４７を挿入することにより電流駆動能力をさら
に改善したものである。
以上の説明のごとく、本発明によれば、従来のＣＭＯ８
集積回路において、バイポーラトランジスタを付加する
ことにより、電流駆動能力に優れ、完全にＴＴＬレベル
の出力電圧を有する出力回路を提供することができ、さ
らに回路全体に対する出力回路の占有面積を小さくでき
ることによるチップ面積の縮少がはかられ、その効果は
大きい。
集積回路において、バイポーラトランジスタを付加する
ことにより、電流駆動能力に優れ、完全にＴＴＬレベル
の出力電圧を有する出力回路を提供することができ、さ
らに回路全体に対する出力回路の占有面積を小さくでき
ることによるチップ面積の縮少がはかられ、その効果は
大きい。
第１図は従来のバイポーラトランジスタ付加によるＣＭ
Ｏ８／バイポーラトランジスタ混成出力回路の一実施例
を示す回路接続図。第２図は従来のバイポーラトランジ
スタ付加によるＣＭＯ８／バイポーラトラン２スタ混成
出力回路の他の実施例を示す回路接続図。第３図は本発
明出力回路の一実施例を示す回路接続図。第４図は本発
明出力回路の他の実施例を示す回路接続図である。 １１．２１，３１．４１・・・・・・入力端子、１２，
２２゜３２．４２・・・・・・出力端子、３・・・・−
・高位側電源、４・−・・・・低位側筒、源（接地）
、 Ｑｕ １Ｑ２１１Ｑ３１ ｖＱ４ｘ・・・・・・Ｐ
チャネルＭＯ８）ランンスタｂ Ｑ１２ ＋ Ｑ２２
ＩＱ３２ 、 Ｑ４２・・・・・・ＮチャネルＭＯ８）
ランンスタ。 Ｑｘ３１Ｑ１４１ Ｑ２３１ Ｑ２４． Ｑ３３〜Ｑ３
６．Ｑ４３〜Ｑ４７°゛。 ・・・バイポーラトランジスタ、１ＴＬ３ｔ〜Ｒ３４、
”４１〜Ｒ４６・・・・・・抵抗、ＣＬ・・・・・・負
荷容量、３３・・・・・・トランジスタＱ３１ 、 Ｑ
３２によるＣＭＯＳイン／（−夕の出力端子、４３・・
・・−・トランジスタＱ４１ ＊ Ｑ４２によるＣＭＯ
Ｓインバータの出力端子。 代理人 弁理士 内 原 晋 箭１図 第２区 第 ３ 図 第４図
Ｏ８／バイポーラトランジスタ混成出力回路の一実施例
を示す回路接続図。第２図は従来のバイポーラトランジ
スタ付加によるＣＭＯ８／バイポーラトラン２スタ混成
出力回路の他の実施例を示す回路接続図。第３図は本発
明出力回路の一実施例を示す回路接続図。第４図は本発
明出力回路の他の実施例を示す回路接続図である。 １１．２１，３１．４１・・・・・・入力端子、１２，
２２゜３２．４２・・・・・・出力端子、３・・・・−
・高位側電源、４・−・・・・低位側筒、源（接地）
、 Ｑｕ １Ｑ２１１Ｑ３１ ｖＱ４ｘ・・・・・・Ｐ
チャネルＭＯ８）ランンスタｂ Ｑ１２ ＋ Ｑ２２
ＩＱ３２ 、 Ｑ４２・・・・・・ＮチャネルＭＯ８）
ランンスタ。 Ｑｘ３１Ｑ１４１ Ｑ２３１ Ｑ２４． Ｑ３３〜Ｑ３
６．Ｑ４３〜Ｑ４７°゛。 ・・・バイポーラトランジスタ、１ＴＬ３ｔ〜Ｒ３４、
”４１〜Ｒ４６・・・・・・抵抗、ＣＬ・・・・・・負
荷容量、３３・・・・・・トランジスタＱ３１ 、 Ｑ
３２によるＣＭＯＳイン／（−夕の出力端子、４３・・
・・−・トランジスタＱ４１ ＊ Ｑ４２によるＣＭＯ
Ｓインバータの出力端子。 代理人 弁理士 内 原 晋 箭１図 第２区 第 ３ 図 第４図
Claims (1)
- 信号入力を受ける相補ＭＯ８インバータと、該相補ＭＯ
８インバータの出力によって制御される第１のバイポー
ラトランジスタと、該第１のバイポーラトランジスタの
エミッタにベースが接続されたエミッタ接地の第２のバ
イポーラトランジスタと、前記第１のバイポーラトラン
ジスタのコレクタ電位によって制御されるダーリントン
接続された第３及び第４のバイポーラトランジスタを有
し、該第４のバイポーラトランジスタのエミッタを前記
第２のバイポーラトランジスタのコレクタと接続し出力
信号を得ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151305A JPS6042935A (ja) | 1983-08-19 | 1983-08-19 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151305A JPS6042935A (ja) | 1983-08-19 | 1983-08-19 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042935A true JPS6042935A (ja) | 1985-03-07 |
Family
ID=15515760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151305A Pending JPS6042935A (ja) | 1983-08-19 | 1983-08-19 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220917A (ja) * | 1988-02-16 | 1990-01-24 | Texas Instr Inc <Ti> | ＢｉＣＭＯＳによるドライバ回路 |
| JPH0548072U (ja) * | 1991-10-01 | 1993-06-25 | 旭精工株式会社 | 硬貨投入口規制具及び硬貨投入装置 |
-
1983
- 1983-08-19 JP JP58151305A patent/JPS6042935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220917A (ja) * | 1988-02-16 | 1990-01-24 | Texas Instr Inc <Ti> | ＢｉＣＭＯＳによるドライバ回路 |
| JPH0548072U (ja) * | 1991-10-01 | 1993-06-25 | 旭精工株式会社 | 硬貨投入口規制具及び硬貨投入装置 |
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