JPH09186301A - 導電性埋込層の形成方法及びトレンチキャパシタの形成方法並びにダイナミックランダムアクセスメモリー装置 - Google Patents

Abstract

(57)【要約】 【目的】 大容量ＤＲＡＭの形成と両立し得る埋め込ま
れたキャパシタ電極を形成するための、低コストの、高
生産性の方法を提供すること。 【構成】 ダイナミックランダムアクセスメモリーに使
用されるような、複数のトレンチキャパシタの共通プレ
ートの形成のために特に適切な埋め込まれたプレート
は、ウェファまたは半導体層の１つまたはそれ以上の領
域内に不純物を打ち込み、打ち込まれた領域を覆うよう
に半導体材料の層をエピタキシャル的に成長させ、そし
て打ち込まれた不純物をウェファまたは半導体内に、そ
してエピタキシャル層内に拡散させることによって形成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には集積回
路メモリに、そしてより特定すれば、特にダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）において用いられ
るような、トレンチ蓄積キャパシタのためのプレートの
形成の手法に関する。

【０００２】

【従来の技術】ディジタルデータ処理回路の基本的な、
そして不可欠な動作は、メモリからディジタル信号ビッ
トの１つまたはそれ以上のシーケンスをフェッチし、そ
のオペレーションを実行し、そして結果を蓄積器に戻す
能力に関係している。このため、処理回路の動作サイク
ルに比較できるサイクルタイムにおいて、そこから信号
がアクセスすることができる、そしてそこに信号が蓄積
されるメモリ構造が必要とされている。この必要に応え
るため、スタティックおよびダイナミック型の両方のラ
ンダムアクセスメモリが開発され、そしてそれらの設計
は年を経るごとに連続的に洗練されてきた。

【０００３】ディジタルデータ処理回路における最近の
進歩は、著しく短くなっているサイクルタイムにおいて
処理回路によって迅速にアクセスされることのできる蓄
積器の大きな容量および改善された機能のために大幅に
増加された要求を満たす必要がある。著しく小さなサイ
ズで、そして単独の半導体チップ上に極めて多くの数を
作ることができるキャパシタ上の電荷としてデータがそ
こに蓄積されるため、ダイナミックランダムアクセスメ
モリは増加する蓄積容量の要求に応えるため、広く用い
られている。チップ上の著しく小さなエリアを占める、
よく知られた、そして広く用いられているキャパシタ構
造は、トレンチキャパシタとして知られており、これは
キャパシタ誘電体および電極を含む基本形態において
は、ブラインド開口（平面的にはしばしば長円形）内に
形成された１つのキャパシタプレートとしては一般的に
はトレンチとして識別され、基板の内部においては、基
板内の領域を用いて、チップ上のトレンチキャパシタに
共通な第２キャパシタプレートとして形成される。

【０００４】当業技術者にとって理解されているよう
に、信号の蓄積または取り出しは、極めて小さな量の電
荷の蓄積により最近の、高容量ＤＲＡＭ内で行われる。
蓄積されている電荷もまた、リークにさらされており、
そしてデータの改悪を回避し、そして蓄積されている電
荷の量がセンス増幅器の迅速でそして信頼できる応答を
提供するのに十分な値に保たれるよう、周期的にリフレ
ッシュされなくてはならず、これは一般的に各セルに関
する「読み出しおよび書き直し」動作の組み合わせによ
って行われ、そしてメモリの異なるパーティションにお
いて同時に、または並列的に併発的に実行することがで
きる。

【０００５】所定の電圧において書き込みを行うことが
できる速度はかなりの程度メモリセルキャパシタの寄生
直列抵抗に依存する。このため、チップ上に、またはそ
のパーティション内に、メモリセルのための共通キャパ
シタプレートとして働くよう拡張された導電性の構造を
形成することがしばしば望まれる。そのような構造はま
た、相互寄生結合効果によってセルを絶縁するのを容易
にさせる。さらなる洗練として、チップ上のメモリセル
がより密に集積されるに従い、そのような導電性構造に
ロジック信号レベル間の殆ど中間電圧のバイアスを加え
ることにより、キャパシタ誘電体上への電界およびスト
レスの削減を可能とし、これがより薄く作られることを
可能とする。許容されるべき電気ストレスのレベルと一
致している誘電体厚さの減少は、各トレンチキャパシタ
の容量および所定の電圧における電荷蓄積の電位量を増
加させ、そして各キャパシタの「フットプリント」を減
少させることを可能とする。現在チップ上に製造される
ことができるメモリセルの数の観点からは、セルのフッ
トプリントにおけるわずかな節減は、増加されたメモリ
機能に関する周辺回路および生産性を増加させるための
冗長回路と呼ばれる、より多くのメモリセルのための実
質的なチップスペースを提供することができる。

【０００６】メモリのパーティション間の差異と同様、
読み出し書き込みおよびリフレッシュ動作のいくつか
は、複数のキャパシタに関する共通キャパシタプレート
を形成する電極をバイアスすることによって容易にする
ことができる。もしパーティションが設けられるなら
ば、特にパーティション間の差異と同様、分離されたそ
して相互的に絶縁された共通電極が設けられるべきであ
り、これは当然基板がチップ上の全ての蓄積キャパシタ
に関する共通電極を形成するならば行われなくてもよい
ことである。付加的に、そのようないかなる電極の程度
は、アドレスデコーダ、センス増幅器および周辺回路の
ような、メモリセルにアクセスすることができる、およ
びデータを蓄積および回復することができる、チップ上
に設けられた他の回路との干渉を回避するためにチップ
設計に付帯して容易に決めることができる。

【０００７】このため、最近のＤＲＡＭ設計において
は、分離された、独立的にバイアス可能な電極が基板内
の埋め込まれたドープされた領域に、ｐ形基板内でそし
てキャパシタアレーのために設けられたｐウェルの下の
ｎ形領域のように含まれて、埋め込まれた、ドープされ
た領域によって備えられた電極が各トレンチのキャパシ
タ部分を囲むようにされている。（一般的には絶縁また
は他の領域はトレンチの底に形成され、そしてトレンチ
の上方領域のいくつかの部分はトランジスタまたは他の
回路素子またはメモリセルの特定のキャパシタをアクセ
スするための用いられる部分を含むことができる）。

【０００８】そのような埋め込まれた電極は、ドナルド
Ｍ．ケニーによる、そして本発明の代理人に託された米
国特許第５，２６４，７１６号において開示されている
ような既知のＤＲＡＭ設計によって形成されており、こ
の特許はトレンチ内の拡散源からプレートドーパントに
外側拡散することにより、ドープされた領域がトレンチ
のキャパシタ部分を取り囲むように形成することを確実
にさせるよう、本明細においても十分に協同されて参照
されている。しかし、この方法によって電極を形成する
ために必要とされる処理段階は、ドーパント源の沈積、
垂直ドーパントプロフィールをマスキングすること、お
よびエッチングによってドーパント源の除去を伴うもの
である。これらの動作は実質的に処理の複雑さを伴い、
そして生産工程に実施的に不利益なインパクトを与える
と見られている。

【０００９】別の方法はｎ形基板を使用するもので、そ
の中にｐ形表面インプランテーションがトレンチのエッ
チングに先だって作られている。しかし、処理の複雑さ
を回避する一方、この手法はいくつかの付加的問題を招
き、そして、いくらかの厳しい動作制限をもたらした。
特に、ｎウェルＣＭＯＳ論理回路の低雑音および高ラッ
チアップ抵抗が犠牲となり、新しいラッチアップメカニ
ズムが必要なｐ−ｎ−ｐ−ｎ垂直パスによって出現し、
任意にプレートをバイアスする自由が制限され、そして
特に抵抗特性が合致するｎ形ウェファのコストは実質的
にｐ形ウェファに関するよりも高く、実質的に簡単な処
理のコスト利益を除き去るものであった。さらに、現時
点の技術段階においては、パーティションがこの別の処
理によって良好に形成されうることが十分に明白である
とは言い難い。

【００１０】

【発明が解決しようとする課題】こうして、大容量ＤＲ
ＡＭの形成と両立し得る埋め込まれたキャパシタ電極を
形成するための、低コストの、高生産性の方法を提供す
ることが本発明の１つの目的である。

【００１１】不純物源からの外側拡散、または生産性を
犠牲にする他の複雑な方法を必要とすることのない、低
コストのｐ形ウェファ、基板またはチップ上に形成され
たｎウェルＣＭＯＳ技術の利点を保護するような、プレ
ート形成の方法を提供することが本発明の別の目的であ
る。

【００１２】製造工程において良好な相互関係を持つこ
とができる、そして各パーティション内で任意にバイア
スを形成することができる、埋め込まれた電極を形成す
るためのｐ形ウェファに適切な、低コストの、高生産性
の方法を提供することが、本発明のさらに別の目的であ
る。

【００１３】

【課題を解決するための手段】本発明のこれらの、そし
て他の目的を達成するために、半導体層またはウェファ
内に埋め込まれた導電層を形成するための方法が備えら
れ、この方法は第２不純物タイプの半導体層ウェファの
領域内に第１タイプの不純物を打ち込む段階と、第１タ
イプの打ち込まれた不純物を含む領域を覆う半導体材料
のエピタキシャル層を成長させる段階と、そして前記不
純物を前記エピタキシャル層内に拡散する段階とを含ん
でいる。

【００１４】本発明の別の特色によれば、半導体層、ま
たはウェファ内にトレンチキャパシタを形成する方法
は、第２不純物タイプの半導体層ウェファの領域内に第
１タイプの不純物を打ち込む段階と、第１タイプの打ち
込まれた不純物を含む領域を覆う半導体材料のエピタキ
シャル層を成長させる段階と、そして前記不純物を前記
エピタキシャル層内に拡散させ、少なくともエピタキシ
ャル層内の拡散された不純物を持つ領域にまで広がるト
レンチを形成し、トレンチ内に誘電体層を形成し、そし
てトレンチ内の誘電体層内に蓄積ノードを形成する段階
とを含むように設けられる。

【００１５】本発明のさらに別の特色によれば、ダイナ
ミックランダムアクセスメモリ装置は、半導体材料のボ
ディと、半導体材料のボディ内の深さによって変化する
ドーパント濃度を持つ半導体材料のボディ内の埋め込ま
れたプレートと、埋め込まれたプレートと半導体材料の
ボディとの間の絶縁領域と、少なくとも絶縁領域を通過
し、そして埋め込まれたプレート内に広がるトレンチ
と、トレンチ内に形成されたキャパシタ誘電体と、そし
てトレンチ内の誘電体層内に形成された蓄積ノードとを
含むように設けられる。

【００１６】

【実施例】前出の、そして他の課題、特色および利点
は、図面類を参考にしながら行われる本発明の望ましい
実施例の以下の詳細な説明から、よりよく理解されるで
あろう。

【００１７】図面類、そしてさらに特定化すると図１、
を参照すると、ここには本発明による処理の初期段階に
おけるｐ形ウェファ１０が断面図として示されている。
このウェファは破線１２によって描かれているようにマ
スクされ、そして残っているマスク範囲１４の間の範囲
１６をオープンとするようパターン化される。続いて、
図２に示されるようにｎ形領域２０を形成するために、
約９００ＫｅＶにおいて１０^１４ｃｍ^−２と５×１０
^１６ｃｍ^−２の間の、またはそれよりも大きな濃度のり
んであることが望ましい、ｎ形不純物インプランテーシ
ョンがマスクに従って実行される。インプランテーショ
ン領域２０内の初期不純物濃度配分の適切な厚さを発達
させるために、インプランテーションエネルギーにおい
ていくらかの変更は有益である。理論的には、打ち込ま
れた領域において比較できる導電性を発達させる濃度
の、他のｎ形不純物もまたインプランテーションとして
用いられることができる。しかし、半導体ウェファ材料
におけるりんの拡散レートの観点から特に、りんが好都
合である。

【００１８】インプランテーションのために適切な、い
かなる既知のマスクおよびパターンニングも用いること
ができる。用いられる特定のマスキング処理は、本発明
を実施するのに重要ではなく、そしてマスクはインプラ
ンテーションに引き続いて除去されることが望ましい。
プレートの累積の結果として、拡散の後には、バイアス
条件をサポートするために、より低い不純物濃度が適切
である。プレートの消耗を付加的にサポートし、その結
果、任意のバイアスが印加されるようにするため、濃度
接近またはより高い濃度を超過することさえ必要であ
る。メモリ設計において望まれるように、パーティショ
ン内に埋め込まれた電極の分割または分節、またはチッ
プの他の回路の近傍における埋め込まれた導体の範囲を
制限する目的を除いては、マスクは不必要であり、そし
て単に１つの電極が、後に形成される全てのキャパシタ
に共通に全体のチップまたはウェファにわたって形成さ
れるのであれば、不要であるということもまた認識され
るべきである。

【００１９】本発明の実施に重要な点ではないが、もし
必要であれば、ブロッキングマスクによってこの構造を
再びマスクし、そして整列マークのエッチングのために
開口をパターン化することが、この処理の点では望まし
いことが知られている。

【００２０】図３に示されるように、エピタキシャルｐ
形層３０が次にウェファの表面にわたって成長させら
れ、ｐ形材料内のｎ形打ち込まれた領域を効果的に覆
う。この層の厚さは、本発明の実行においては特に限界
てきではないがしかし、さらにマスクされたインプラン
テーションのような、望ましい処理によって最終的なｎ
形領域に作られるべき接続を可能とするよう十分に薄く
されることが、図４および図６を参照しながら以下に説
明されるように、この厚さはアニールによって発達させ
られる最終的なｎ形領域の上にトランジスタを形成する
ことに適合するべきである。後に形成されるべきトレン
チキャパシタの望ましい形態の観点では、これらを考慮
すると現時点では約４μｍの厚さが望ましい。

【００２１】図４に示されるように、インプランテーシ
ョンの結果としてのウェファの結晶学的な構造へのダメ
ージを補修するのと同様、埋め込まれた電極は次に拡散
によりｎ形打ち込まれた不純物がウェファ内に下向き
に、そしてエピタキシャル領域内に上向きに広がるよ
う、アニール処理によって広げられる。定量的には図６
に示されるように、望ましい９００ＫｅＶにおいて１０
¹⁴／ｃｍ²の初期的打ち込みはオリジナルのウェファ内
の２μｍよりもわずかに少ない深さにおいて形状的に規
定された分配ピークを備えており、これは図３に示され
るような４μｍのエピタキシャル成長の後に、６μｍよ
りもわずかに少ない深さにおいて描かれており、１２０
０℃における４分間のアニールから得られるドーパント
濃度ピークの近似的中心は実線によって示されている。
時間とともにアニール処理が進行するにつれ、ドーパン
ト濃度プロフィールの中心はこの場所において中心とな
ったままである。

【００２２】図６を考慮することにより、上に説明され
たドーパント濃度の範囲はエリア測定として描かれてお
り、これは当業技術において実際的であることにもまた
注目すべきである。図６に描かれているドーパント濃度
は、容積測定であり、そして厚さ、すなわちここではド
ーパントが拡散される材料の体積、が極めて小さいた
め、濃度は次数の単位で大きくなるように表されてい
る。単位体積あたりのドーパント濃度が、導電性を、そ
して領域の消耗（加えて累積）を確立するバイアスがサ
ポートされることができるかどうか、そして構造内のど
の深さにおいてサポートされるかどうかを、決めると推
量することは視野が狭いものと言える。

【００２３】この結果、時間とともに拡散が進むにつ
れ、６０分に相当する破線プロットおよび１２０分に相
当する点線プロットによって示されるように、ピーク濃
度は減少し、そしてピークが広げられる。カウンタード
ーピングの結果である、ピークの両サイドの６２のよう
なバレーもまた広がり、そしていくらか深くなることも
また注目すべきである。これらのバレーは、絶縁を提供
するのに有益であり、そしてそのため埋め込まれた導電
体を、ウェファまたは基板の表面に、または表面上に形
成された回路または装置から節煙するように働くため、
バレー６２’が表面に至る前にアニールが終了されるこ
とが望ましい。しかし、１２０分トレースにおける表面
の近くに示されているように、１０¹⁶／ｃｍ³のよう
に、全体的にドーピング濃度が十分に低ければ、表面の
下の深さにおける絶縁はカウンタードーピングによって
達成されることができ、もしその特色が設計にとって重
要であるならば、連続されたアニール処理によってバレ
ー６４、６４’、６４”の最終的な場所および深さを発
達させる上での柔軟さを増加させることが可能である。
絶縁がバレー６２’またはカウンタードーピングのいず
れによって設けられたものであっても、埋め込まれた電
極への接続は初期的インプランテーションに引き続くこ
とが可能などのような望ましいドーパント濃度において
も、埋め込まれた電極の大半は、種々の設計が要求する
ように、表面の任意の近くに持ってくることができるた
め、図４の４２において全体的に表現されているよう
に、パターン化されたドーピング、エッチされた開口ま
たはいかなる他の適切な方法によってでも製造すること
が可能である。

【００２４】所定のバイアスにおける（たとえば累積お
よび／または消耗のような）所定のモードに関する電極
の（たとえば厚さのような）広がりと同様、図６に示さ
れるトレースに従うそれぞれのポイントにおいて深さと
共に実際のドーパント濃度が変化するということも理解
しておくべきである。このことは、アニール処理温度お
よび時間と同様、初期的インプランテーション濃度によ
って広い範囲にわたって規制されることができ、図６の
トレースは、前に述べた望ましいとして開示された濃度
範囲のより低い限界に相当するものである。こうして、
本発明によって深さで変化するドーパント濃度は、いか
なる特別なバイアスまたは導電モードに関する埋め込ま
れた電極のために比較的よく規定された境界を提供す
る。このため、カウンタードーピングによるドーパント
濃度プロフィールの非対称発達のためのポテンシャルと
同様、初期ドーパント濃度、エピタキシャル層の厚さは
全て可変であり、任意に種々の設計の要求に合致させる
ことができるため、ＤＲＡＭおよび他の半導体集積回路
の種々の設計において要求されるような、異なる寸法お
よび導電特性の電極を発達させるのに、本発明は極めて
柔軟な方法論を提供する。

【００２５】図４に示されるようにアニール処理に引き
続き、ウェファまたは基板は再びマスクされ、そして
（たとえば４４のように）パターン化され、さらにトレ
ンチ４６が異方性エッチングによって形成され、このた
めの多くの適切な技術は当業技術者にとってよく知られ
ている。この点に関しては、埋め込まれた電極の外形４
８は、その場所における望ましい導電性および（描かれ
ている境界の場所でいくらか変化することのできる）バ
イアス、または絶縁性を提供するバレー６２’、６４’
の場所をサポートすることのできる、どのような任意の
ドーパント濃度レベルをも表している。どのような場合
にでも、本発明によって形成された埋め込まれた導体
は、実際的に比較的よく規定された境界を提供するよう
に見いだされ、これにより、またはこれを通してトレン
チ４６が容易に形成されることができ、そして誘電体お
よび（ＤＲＡＭのメモリセル蓄積ノードとして働く）別
の電極の形成によってキャパシタとして機能するトレン
チ内のエリアを規定する。

【００２６】一旦トレンチ４６が形成されると、キャパ
シタ構造の残りの製造はいかなる既知の方法においてで
も、そしてどのような設計によってでも進行させること
ができ、これは処理の残り部分は本発明の実施に関して
限界的であるとは考えられないからである。例としての
トレンチキャパシタ構造は、図５に示されており、ここ
にはインプランテーション領域２０のオリジナル境界お
よび、拡散によって達成された埋め込まれた電極の最終
境界４８が描かれている。トレンチ４６は埋め込まれた
電極内で終了しており、そして基板からの絶縁はドーパ
ントプロフィールバレー６２’、６４’それぞれに相当
するより低い電極境界によって提供される。

【００２７】トレンチ４６の内部には、酸化物−窒化物
−酸化物（ＯＮＯ）サンドイッチであることが好都合な
キャパシタ誘電体５２が形成される。誘電体厚さが増加
されるか、または必要により、トレンチの表面に近く形
成されるコネクタまたは（たとえば５４のような）カラ
ーおよびトレンチの残り部分はポリシリコンで満たされ
る。セルへのアクセスまたは他にセルを制御するのに用
いられるトランジスタ５８、５８’の導電端子をも形成
することができるメタライゼーションまたはドーピング
５８によって、さらに別の接続が形成されることができ
る。そのようなトランジスタはまた、ウェルの深さが電
極境界４８の上に残っている限り（しかもいくつかの予
期されるバイアスレベルに関して、それらの間の接続が
必要であるならば）、設計によって要求されるならば反
対の導電性タイプのウェル５９内に形成することもでき
る。

【００２８】これまでの説明により、本発明は種々の設
計、特にトレンチキャパシタを含むＤＲＡＭに関する設
計、に役立つ実質的な柔軟性を持つ埋め込まれた電極を
形成するための低コスト、高生産処理能力を提供するも
のであると理解される。本発明は、ＮウェルＣＭＯＳ技
術の利点を保持し、そしてトレンチ内に設けられたドー
パント拡散源からの外側拡散の処理の複雑さを回避しな
がら低コストｐ形ウェファまたは基板上に形成すること
を可能とする。本発明によって形成された電極はまた、
集積回路設計によって要求されるような、任意のバイア
スまたはその範囲をサポートすることができ、そしてた
とえばメモりパーティションまたはデコーダ、センス増
幅器および周辺回路のような関連する他の回路を形成す
るために相互に関係付けし、および／または任意に境界
づけすることができる。

【００２９】本発明は、単独の望ましい実施例の場合に
ついて説明されたが、当業技術者は本発明がその精神お
よび添付された特許請求の範囲内で変更して実施できる
ることを認識するであろう。

【００３０】要するに、本発明によれば、ダイナミック
ランダムアクセスメモリーに使用されるような、複数の
トレンチキャパシタの共通プレートの形成のために特に
適切な埋め込まれたプレートは、ウェファまたは半導体
層の１つまたはそれ以上の領域内に不純物を打ち込み、
打ち込まれた領域を覆うように半導体材料の層をエピタ
キシャル的に成長させ、そして打ち込まれた不純物をウ
ェファまたは半導体内に、そしてエピタキシャル層内に
拡散させることによって形成される。そのような源から
の拡散はキャパシタトレンチ内に拡散源を準備すること
に比べれば方法の複雑さを回避させ、そしてさらに結果
的に得られる半導体材料のボディ内の深さに従って変化
する不純物濃度プロフィールを備えるものであり、これ
は結果として、埋め込まれたプレートと、埋め込まれた
プレートの上下の絶縁領域に、よく定義された境界を備
えるものである。この構造は、その厚さを減少させ、そ
してトレンチキャパシタのために必要なエリアを減少さ
せることを可能とするようキャパシタ誘電体上の電気ス
トレスを減少させるような必要に応じて、埋め込まれた
プレートをバイアスすることを可能とする。

【００３１】

【発明の効果】大容量ＤＲＡＭの形成と両立し得る埋め
込まれたキャパシタ電極を形成するための、低コスト
の、高生産性の方法を提供できる。

【図面の簡単な説明】

【図１】本発明による方法の望ましい実施の初期段階に
おけるｐ形ウェファの断面図。

【図２】本発明による方法の望ましい形態の中間段階に
おけるウェファの断面図。

【図３】本発明による方法の望ましい形態の中間段階に
おけるウェファの断面図。

【図４】本発明による方法の望ましい形態の中間段階に
おけるウェファの断面図。

【図５】本発明の方法によって形成された完成されたキ
ャパシタ構造の断面図。

【図６】図４に詳細に表現されているような、本発明に
よって形成されたドーパントプロフィールのグラフを示
す図。

【符号の説明】

１０ ｐ形ウェファ ２０ ｎ形領域 ３０ エピタキシャルｐ形層 ４６ トレンチ ４８ 電極の外形 ５４ カラー ５８ トランジスタ ５９ ウェル ６２，６４ バレー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリー ビー ブロナー アメリカ合衆国 ニュー ヨーク ストー ムヴィル ウッドクリフ ドライヴ 35 (72)発明者 ヴィルフリート ハンシュ アメリカ合衆国 ヴァーモント バーリン トン アイリス レイン ３ (72)発明者 ウエンデル ピー ノーブル アメリカ合衆国 ヴァーモント ミルトン スワンプ ロード 84

Claims (17)

【特許請求の範囲】
1. 【請求項１】 半導体層中またはウェファ中に埋め込ま
   れた導電性層を形成するための方法において、 第二不純物タイプの半導体層またはウェファの領域内に
   第一タイプの不純物を打ち込む段階と、 前記打ち込み段階によって打ち込まれた前記第一タイプ
   の不純物を含む領域を覆う半導体材料のエピタキシャル
   層を形成する段階と、そして前記エピタキシャル層内
   に、前記打ち込み段階によって打ち込まれた前記不純物
   を拡散させる段階とを含むことを特徴とする、導電性埋
   込層の形成方法。
2. 【請求項２】 前記打ち込み段階によって打ち込みされ
   る前記第一不純物タイプの濃度が、１０¹⁴ｃｍ^-2と５×
   １０¹⁶ｃｍ^-2の間にあるような、請求項第１項記載の方
   法。
3. 【請求項３】 前記成長段階によって形成された前記エ
   ピタキシャル層の厚さが、おおよそ４μｍであるよう
   な、請求項第１項記載の方法。
4. 【請求項４】 前記拡散段階がさらに、前記エピタキシ
   ャル層内に絶縁領域を維持するために前記拡散段階を終
   了させる段階を含むような、請求項第１項記載の方法。
5. 【請求項５】 さらに、カウンタードーピングによって
   前記エピタキシャル層内に絶縁領域を形成する段階を含
   むような、請求項第１項記載の方法。
6. 【請求項６】 トレンチキャパシタを形成する方法にお
   いて、 第二不純物タイプの半導体ウェファの領域内に第一タイ
   プの不純物を打ち込む段階と、 前記打ち込み段階によって打ち込まれた前記第一タイプ
   の不純物を含む領域を覆うように半導体材料のエピタキ
   シャル層を形成する段階と、 前記ウェファおよび前記エピタキシャル層内に、前記打
   ち込み段階によって打ち込まれた前記不純物を拡散する
   段階と、 少なくとも前記エピタキシャル層内に拡散された不純物
   を持つ領域に広がるトレンチを形成する段階と、 前記トレンチ内に誘電体層を形成する段階と、そして前
   記トレンチ内の前記誘電体層内に蓄積ノードを形成する
   段階と、を含むことを特徴とする、トレンチキャパシタ
   を形成するための方法。
7. 【請求項７】 前記打ち込み段階によって打ち込まれた
   前記第一不純物タイプの濃度が、１０¹⁴ｃｍ^-2と５×１
   ０¹⁶ｃｍ^-2との間にあるような、請求項第６項記載の方
   法。
8. 【請求項８】 前記成長段階によって形成された前記エ
   ピタキシャル層の厚さが、おおよそ４μｍであるよう
   な、請求項第６項記載の方法。
9. 【請求項９】 前記拡散段階がさらに、前記エピタキシ
   ャル層内に絶縁領域を維持するために前記拡散段階を終
   了させる段階を含むような、請求項第６項記載の方法。
10. 【請求項１０】 さらに、カウンタードーピングによっ
    て前記エピタキシャル層内に絶縁領域を形成する段階を
    含むような、請求項第６項記載の方法。
11. 【請求項１１】 ダイナミックランダムアクセスメモリ
    ー装置において、 半導体材料のボディと、 半導体材料の前記ボディ内に埋め込まれたプレート、前
    記埋め込まれたプレートは半導体材料のボディ内の深さ
    によって変化するドーパント濃度を持つと、 前記埋め込まれたプレートと半導体材料の前記ボディの
    表面との間の絶縁領域と、 少なくとも前記絶縁領域を通過して、そして前記埋め込
    まれたプレート内にまで広がるトレンチと、 前記トレンチ内に形成されたキャパシタ誘電体と、そし
    て前記トレンチ内の前記誘電体層内に形成された蓄積ノ
    ードと、を含むことを特徴とするダイナミックランダム
    アクセスメモリー装置。
12. 【請求項１２】 半導体材料の前記ボディが、そこに打
    ち込まれた不純物を持つ半導体層と、そして前記半導体
    層を覆って成長したエピタキシャル層とを含むような、
    請求項第１１項記載のメモリー装置。
13. 【請求項１３】 前記エピタキシャル層が、おおよそ４
    μｍの厚さを持つような、請求項第１２項記載のメモリ
    ー装置。
14. 【請求項１４】 前記半導体層内に打ち込みされる前記
    不純物の濃度が１０¹⁴ｃｍ^-2と１０¹⁶ｃｍ^-2との間にあ
    るような、請求項第１２項記載のメモリー装置。
15. 【請求項１５】 前記不純物濃度が、前記エピタキシャ
    ル層内の深さによって変化するような、請求項第１２項
    記載のメモリー装置。
16. 【請求項１６】 前記絶縁領域が前記エピタキシャル層
    内にあるような、請求項第１２項記載のメモリー装置。
17. 【請求項１７】 前記トレンチが完全に前記埋め込まれ
    たプレートを貫通して広がるような、請求項第１１項記
    載のメモリー装置。