JPS60217731A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 本発明は電気アナログ信号を対応するデジタルぽ号に変
換する装置、特にケー★収集システムに特に有用な高速
度高分解能アナログ／デジタル変換器に関するものであ
る。

アナログ量を対応するデジタル量に変換するのに有用な
装置が多数存在する。初期のＡ／Ｄ変換技術の一例とし
て全並列型Ａ／Ｄ変換器があり、この変換器では変換す
べきアナログ入力信号を複数個の比較器に並列に供給し
、各比較器によりこの信号を等しい値の複数個の抵抗を
含み基準電圧を分圧して各量子化レベルに対応する基準
レベルを発生する抵抗チェーンから得られる電位と比較
する。任意のレベルのアナログ入力信号に対し、入力信
号レベルより低い量子化レベルに関連する全ての比較器
は駆動されるが、入力信号レベルより高い量子化レベル
に関連する比較器は駆動されない。全ての比較器の出力
はアナログデコーダに供給され、これにより対応する並
列出力デジタル信号が発生される。このタイプの変換器
は極めて高速であるが、ｎビット変換器に対して２ｎ−
１個の比較器と比較的大型で複数なデコーダを必要とす
るために極めて費用がかかること明らかであ２、る。ｌ
ＯビットＡ／Ｄ変換器は１０２８個の比較器を必要とす
る。他の欠点は電力消費が極めて大きく且つ入力端子に
接続される多数の比較器のために大きな入力キャパシタ
ンスを示す点にある。

Ａ／Ｄ変換問題の他のアプローチとして逐次比較型アナ
ログ／デジタル変換器があり一その基本理論はｒ　Ｉｇ
ＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃ１ｒｃｕｉ
ｔｓ　ａｎｄＳｙｓｔｅｍｓ　Ｊ　Ｖｏｌ、　０ＡＳ−
２５Ａ７　、　Ｊｕｌｙ　１９７８　、の第４０７−４
０８頁に開示されている。逐次比較レジスタ（ＳＡＲ）
法においては、アナログ大刀電圧を電流に変換すること
ができ、各クロックサイクル毎にこの電流を比較器にお
いてデジタル／アナログ変換器（ＤＡＣ）からのビット
電流と、最上位ピッ）　（ＭＳＢ　）の電流から出発し
て逐次比較する。比較器出力はＡ／Ｄ変換器の対応する
出力１−。

ビットを表わす。これがため、アナログ入力信号はｎク
ロックサイクルでｎビットデジタル信号に変換される。

このアプローチの利点は変換器が必要とする素子が少く
てすみ、例えば比較器を１個必要とするのみであること
及び電力消費が全並列、法よりも著しく小さくなること
にある。しかし、この方法の大きな欠点は比較プロセス
が極めて遅く１ｎビットデジタル信号出力を得るのに少
くともｎクロックサイクルを必要とする点にある。

ＳＡＲ法の変形としてサブレンジ型Ａ／Ｄ変換。

器がある。このタイプの変換器の理論は「Ａｎａｌｏｇ
−Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｓｉｏｎ　Ｈａｎｄｂ
ｏｏｋＪ　ＤｉｇｉｔａｌＥｑｕｉｐｍｅｎｔ　Ｃｏｒ
ｐ、発行、１９６４年の第２０〜２２頁に開示されてい
る。このハンドブックの第１８図ニハ抵抗チェーンと一
連の比較器を含むサブレンジ型変換器が開示されている
。各比較器の一方の入力端子はアナログ信号入力端子に
接続され、他方の入力端子は抵抗チェーンの等間隔口出
しタップにそれぞれ接続される。こ、の変換器は抵抗チ
ェーンの上端及び下端にそれぞれ接続された第１及１１
び第２のＤＡＣと、全比較器の出力端子に結合された並
列デコーダも含んでいる。サブレンジ法は全入力アナロ
グレンジを複数個のサブレンジに分割し、適切なサブレ
ンジを比較器と抵抗チェーンにより選択し、次いでこの
サブレンジを前よりも。

つと細かいサブレンジに分割し、所望の分解能が達成さ
れるまでこの処理をくり返すものである。

第１クロツクサイクル中、第１ＤＡＯが最大電圧にセッ
トされ、第２ＤＡＣが零にセットされる。

一連ノ比較器の出力は入力信号がどのサブレンジにある
かを示し、例えば２個の隣接比較器ＯＫ及びＧＫ＋□に
供給される基準電圧間にあることを示す。次のクロック
サイクル中、比較器ＯＫの基準電圧が第ｇＤＡＣに供給
され、比較器ｃＫ＋□の基準電圧が第１ＤＡＣに供給さ
れて比較器ＯＫ及びＯＫ＋、ノ基準電圧値間に第２セツ
トのサブレンジが発生される◎この動作が所望の分解能
が得られるまでくり返される。もっと精巧なサブレンジ
型Ａ／Ｄ変換器が米国特許第８２９８０１４号明細書に
開示されている。これらのサブレンジ型Ａ／Ｄ変換器の
大きな欠点は２個のデジタル／アナログ変換器（ＤＡＣ
）を必要とし、これにより装置のサイズとコストが増大
する点及び２個のＤＡＣを精密に整合させなければなら
ないという追加の問題が生ずる点にある。

、（発明の概要） 以上から、本発明の目的は上述した既知の変換器の欠点
を克服したアナログ／デジタル変換器を提供することに
ある。

本発明の他の目的はただ１個のＤＡＣを使用してアナロ
グ入力をデジタル出力に変換するサブレンジ型Ａ／Ｄ変
換器を提供することにある。

本発明の更に他の目的は基準電圧源の負荷を一定に維持
するようにした一層小型で一層効率のよいＡ／Ｄ変換器
を提供することにある。

本発明の更に他の目的はマルチステップ並列変換法を使
用する汎用高速度高分解能Ａ　／、Ｄ変換器を提供する
ことにある。

以上の目的は本発明に従ってサブレンジ型Ａ／Ｄ変換器
に新規な単一の８位置切換可能電流出力ＤＡＣを使用す
ることにより達成される。本発明の好適例では並列エン
コーダによって１クロツクサイクルにつき２ビツトづつ
量子化することによりアナログ量を対応するデジタル鼠
に変換する。

本発明の他の利点は、一つの比較器アレー及び、一つの
抵抗チェーンを順次の各並列変換ステップ中使用するの
で、装置を更に簡単化でき、そのコスト及びサイズを更
に低減することができる点にある。

（好適実施例の説明） 第１図は単一の３位置切換可能電流出方ＤＡＣを使用す
る新規なマルチステップ並列Ａ／Ｄ変換器のブロック図
を示す。入力端子１は対応するデジタル信号（例えば１
０ビツトデジタル表現）に変換すべきアナログ入力電圧
を受信する。第１、第２及び第８比較器２．８及び４は
入力端子ｌに接続された非反転入力端子（＋）を有する
。８個の等値抵抗５，６及び７から成る抵抗チェーン（
分圧器）の一端を基準電圧’　ｖｒｅｆ　）を受信する
端子８に接続する。

抵抗チェーン５−７は比較器２，８及び４の反転入力端
子（−）にそれぞれ接続されたタップ点９、．１０及び
１１を有する。１０ビツト用の８位置切換可能電流出方
デジタル／アナログ変換器（ＤＡＣ）１２は抵抗６と端
子８との接続点に接、続された第１端子を有し、この端
子において電流ｌｏをスイッチし得る。ＤＡＯｌｇは抵
抗チェーンのタップ点９に接続されたスイッチ可能電流
工。。

のための第２端子及びタップ点１１に接続されたスイッ
チ可能電流工０□のための第８端子を有する。

これにより基準電圧源の負荷を一定に維持する。

比較器２，８及び４はデコーダ１８の入力端子に接続さ
れた出力ラインを有する。このデコーダは比較器出力を
Ｄｌｏ及びり、で示す２個のＭＳＢから出発して２ビツ
トづつ逐次変換して１０ビツトデジタル表現に変換する
。これがため、アナログ入力信号は変換サイクルの各ス
テップ中並列デコーダ１８において逐次２ビツトづつ量
子化される。各ビット対はＤＤＩ及びＤＤ２で示すデコ
ーダ出力ラインに現われる。

本例では各ステップにおいて全入力信号レンジを４個の
サブレンジに分割し、出力ラインＤＤＩ及びＤＤ２に２
個のデータビットを発生させる。これがため、アナログ
入力電圧は６ステツプの変換サイクルでそのデジタル表
現に変換される。各ステラ／において入力電圧を含むサ
ブレンジが選択される＠順次の各ステップにおいて選択
されたサブレンジは所望の分解能が達成されるまで更に
小さいサブレンジに分割される。

デコーダ出力ラインＤＤＩ及びＤＤ２上の２個のデータ
ビットは逐次比較レジスタ（ＳＡＲ）ｌ　４に供給され
る（その動作は後に詳述するン。５ＡＲ１４は慣例のＳ
ＡＲ型Ａ／Ｄ変換器に使用されているものを変更したも
のである。５ＡＲ１４はシフトレジスタと、データラッ
チと、デコーダ回路とを含む。５ＡＲ１４内のシフトレ
ジスタはデコーダ１８からのデータをデータラッチにラ
ッチする適正なタイミング順序を与え、これらラッチが
出力バツ７ア１５を直接駆動する。シフトレジスタ及び
データラッチの出力はＡＮＤゲートによりデコードされ
てＤＡＯ１２内のスイッチを制御すル。テシタル出力信
号は出力バツ７ア１５ｆ７）出力端子に現われる。図に
は１０個の出力端子のうちの２個、即ちＭ　Ｓ　Ｂ　（
Ｄｌｏ）用の端子１６及びＬＳＢ（Ｄ、）用の端子１７
のみを示しである。

、もう一つの出力端子１８は変換サイクルの終了を信号
する論理信号ＥＯＯを出力する。

アナログ／デジタル変換器の動作は制御ロジックモジュ
ール１９により制御され、このモジュー／Ｉ／１９はマ
イクロプロセッサから導出される４個のデジタル入力制
御信号ＯＬＫ　、　５ＴＡＲＴ　、　Ｏ３及びＯＥによ
り制御される。ＯＬＫ入力は変換器の種々ノ素子を同期
させるシステムクロックである。変換器の動作は５ＴＡ
ＲＴパルスにより開始される。即ち、このパルスの負縁
が変換サイクルを開始させる。Ｏ８入力の高レベルはシ
ステムが５ＴＡＲＴパルスに応答するのを禁止する。重
入力の低レベルは出力バッファをエネーブルし、高レベ
ルは出力バッファをスリーステート（高インピーダンス
）状態にせしめる。制御ロジック１９は１対の制御信号
ＳＰＡ及びＳＰＢを発生し、これら信号は制御ライン２
０を経て５ＡＲＩ　４に供給され変換サイクルを開始さ
せる。制御ロジック１ｇは更に５ＡＲ１４からライン２
１を経て信号を受信すると共にライン２２を経て出力バ
ツ７ア１５のＥＯＯバッフ、ア段に信号を供給して変換
サイクルの終了を指示する。

本発明の一実施例では、＋５ｖと一５ｖのＤｏ電源電圧
と％２−５”Ｖの基準電圧ｖｒｅｆを使用する。

外部Ｓ　ＴＡＲＴ信号の受信時に制御ロジック１９はＡ
／Ｄ変換器を初期状態にリセットする。抵抗５゜６及び
７は等しい値（Ｒ）を有する。初期状態、即ちリセット
状態では、ＤＡＯ１２の２個のＭＳＢ電流（ヒツト１０
及び９）が電流ラインエ。にスイれら電流の導出を個々
のシステムモジュールと関連して後に詳細に説明する。

このとき抵抗チェーン５−７を流れる電流は等しい値の
各抵抗間に電圧降下を発生し、タップ点９．１０及び１
１の電圧レベルはそれぞれ すれば抵抗チェーンを流れる電流は各抵抗間にＡ／Ｄ変
換器の全レンジの十の電圧を発生する〇、即ち、Ｖ、。

ｆ／４の電圧降下が抵抗６〜７の各々の両端間に発生す
る。

今、入力端子１の入力アナログ電圧ｖｉｎが下記の表に
示すように基準電圧レベルＶ及び７２間のル ベルにあるものと仮定する。例えばｖｉｎは１．７６１
Ｖであるものとする。基準電圧Ｖｒ８ｆ＝　２　、５■
の場合、抵抗チェーン分圧器のタップ点９の基なる。抵
抗５〜７の各々の抵抗値Ｒは６２５オームである。

変換表 アナログ入力電圧■ｉｎはラッチ形比較器２〜４（止縁
トリガ）によりこれら８つの電圧レベルと比較される。

次いでデコーダ１８がこれら比較器の出力を第１の２デ
ータビツト、即ち２個のＭＳＢＤｏ。及びり、に変換し
、デコーダの出力ラインＤＤＩ及びＤＤ２に出力する。

変換サイクルのこの第１ステツプ中、入力電圧は４個の
サブレンジのうとｖｒｏｆとの間の何れかに位置する。

上述の仮定の例では表に示すようにｖｉｎは電圧レベル
■、とＶ　との間、即ち８ｖｒｅｆとシバとの間のサブ
レン”　４　２ ジに位置している。この場合、２進″１゛′信号がデコ
ーダ出力ラインＤＤＩに発生し、２進の°゛０”信号が
デコーダ出力ラインＤＤ２に発生する。これら２個のＭ
ＳＢデータビットはクロック信号の次の負縁で逐次比較
レジスタ１４にラッチされる。

斯くして第１変換ステツプは４個のサブレンジの１つを
選択し終える。同時に、ＳＡＲは斯くして得られた２個
のＭＳＢビットＤ０゜及びり、を出力、バッファ１５の
Ｄｌｏ及びＤ９バッツアユニットに転送する。

デジタル信号の次の２ビツト（Ｄ８及びり、　）を決定
するためには、先に決定したサブレンジを先に決定した
電圧レベルｖ０とＶ、との間を等間隔の電圧レベルで分
割した４個の更に小さいサブレンジに拡大する必要があ
る。変換サイクルの次の（第２）ステップ中、ＤＡＯ１
２内のスイッチが５ＡＲＩ　４により制御されてＤＡＯ
１２のビット８及び７の電流を電流ラインエ。、から電
流ラインらに、スイッチせしめ、■。□をｖｒｅｆ／　
１６　ＲＬ　、８ち第１ステツプ中の値の１／４の値に
減少させる。

これにより抵抗５〜７の各々の両端間の電圧降下はＶｒ
ｃ、ｆ／　１６になる。

更に、第１ステツプにおいて決定されたデータビットＤ
０゜及びり、の補数をＤＡＯ１２の電流ラインエ。、に
スイッチする。即ち、工。１ａ＝Ｄｌ。ｘＩ、。

＋ｐ　ＸＩ　であり、上述の例ではＤｌｏ−１及び９ Ｄ、−〇が決定されているため工。、−０ＸＩ□。＋１
×工ｅ−”ｏ　−ｖｒｅｆｌ◆Ｒになる。この電流工。

、は抵抗、５の両端間にｖｒ８ｆ／４Ｒの追加の電圧降
下を生ずる０ ＩＯＸと工。、の合成効果はタップ点９の電圧ｖ０をＶ
ｌ−Ｖｒｅｆ−Ｖｒｅｆ／　１６−　Ｖｒｅｆ／　４−
１１　ｖｒｅｆ　／　１６の値、即ち選択されたサブレ
ンジの上限値から■ｒｏｆ７１６の値だけ低い値にセッ
トすることになる。工。、により抵抗６及び７間に発生
するｖｒｅｆ　／　１６の電圧降下はタップ点１０及び
１１にする。換言すれば、ｖｒｅｆ／　”と８ｖｒｅｆ
／４で限界された先決サブレンジが、タップ点９，１０
及び１１の電圧をＶｌ　＝　１１　Ｖｒｅｆ／　１６、
Ｖｇ−１０Ｖｒｅｆ／１６及びＶａ−９Ｖｘｅｆ／　１
６に設定することにより４個の更に小さいサブレンジに
分割されたことになる１−。

ステップ１と同様に、比較器２〜４及びデコーダ１８は
アナログ入力電圧ｖｉｎに対応するデジタル出力信号の
次の２データビツトＤ８及びり、を決定する。ステップ
２の終了時に、先に仮定した値のＶ４ｖｓに対してはデ
コーダ出力ライン−、、ＤＤｌ及び、　ＤＤ２の各々に
２進″１”信号が発生する。

この処理はステップ８，４及び５におし１てくり返され
て残りのデータビットＤ６及びり、　（ステップ８）、
Ｄ、及びり、　（ステップ４）及びり、及びり、　（ス
テップ５）を決定する。ｖｉｎに向かって連続的に収れ
んするよう順次の各ステップにおし１て前のサブレンジ
より小さいサブレンジが選択される。前記の表は先に仮
定した値のｖｉｎに対する変換サイクルの最初の８ステ
ツプを示すもので１ＤＡＯ１２の出力電流と、抵抗チェ
ーンのタップ点の電圧（Ｖｉ　ｔ　ＶＢ　ｔ　ＶＢ　）
と、デコーダ１８の出力データピッ）　（ＤＤＩ及びＤ
Ｄ２　）とを示しである。電流ラインちの電流は： 工ｏ　−工ＦＳ　−工ＯＸ−工０８ であり、ここでＤＡＯ１ｊ！の工ＦＳ　（即ち、フルス
ケ−２電流）はと、あ、。

、次にデジタル／アナログ変換器（ＤＡＣ）　１２を第
２図につき詳細に説明するＯこのＤ　ＡＯＧ１６個＋７
）ＭＳＢＤ、。−り、を発生する２レベルの交互、配置
等値電流源から成る。電流源を交互配置する技術を用い
て素子整合によるエラーを総計的に平均化して精度を改
善する。第ルベルは８個のトランジスタＱＡを具え、第
２レベルは７個のトランジスタＱＢを具える。トランジ
スタＱＡは４：２：１の比に接続した７個の交互配置等
値電流源を構成してＤＡＣの８個のＭＳＢ電流、Ｉ、Ｉ
　及び工。

１０　９ を発生する。第８電流源（トランジスタ８２）を第２レ
ベルの同じ（４：２：ｌの比に接続した７個の交互配置
等値電流源（トランジスタＱＢ　）に接続して次の８個
のピット電流Ｉ１．　Ｉ。及び工、を発生させる。ＤＡ
Ｃの最後の４ピツト電流（Ｉ、−Ｉ□）は４個のトラン
ジスタＱＤ０〜ＱＤ４及び抵抗ＲＢのラダー回路網を含
むいわゆるＲ／２Ｒラダー回路により発生される。個々
のピット電流は、５ＡＲ１４１、から制御ライン２４を
経て受信される信号の制御の下でオン状態とオフ状態と
の間をスイッチされる差動増幅器２８から成る８位置ス
イッチによって８個の出力電流ラインエ。□、■。２及
び工。に選択的に接続される。

、ＤＡＯ１２は電圧レベルをシフトして電流源０トラン
ジスタＱＡ　ｖ　ＱＢ及びＱＤ□−ＱＤ５に所要のベー
ス電圧を供給する回路を具える。この回路は基準制御増
幅器２５（例えばＰＡ　７４１のような慣例の演算増幅
器）を含み、その反転入力端子（−）−。

は大地に接続し、その非反転入力端子（＋）を抵抗Ｒｒ
、ｆ（−４Ｒ）を経て電圧ｖｒｅｆの入力端子２６に結
合する。トランジスタＱ□　ｓ　ＱＲ□及ヒＱＲ１１は
基準制御増幅器２５の出力端子とその非反転入力端子と
の間の負帰還ループを構成する。バイアス電流源２７は
種々のトランジスタ、例えばトランジスタＱ（３＋　Ｑ
Ｂ　等のバイアス電流を供給するＯ 定常状態においては増幅器２５の負帰還ループはその正
（非反転）入力端子をその負（反転）入。

万端子に極めて近い電位（大地電位）にせしめる。

ランジスタＱＲＩ及びＱＲＪのベースをそれらのコレで
あると言うことができる。

トランジスタＱＡは全てトランジスタＱＲ□及びＱＲｌ
ｌ　ト同一であり、且つ各トランジスタはそのエミッタ
リードに等しい値の抵抗ＲＡを有している。

そしてこれらトランジスタＱＡも同一のベース電位で駆
動されるため、これらの各トランジスタのこれらトラン
ジスタＱＡの４個のコレクタを相流量□。はＭＳＢ（ピ
ット１０）電流源を構成する１６同様に、２＠のＱＡ）
ランジスタ２９及び８０を相互接続して次のＭＳＢ（ピ
ッ）９）Ｉｔ電流源る０残りのＱΔトランジスタ８２の
電流は並列、に接続されたトランジスタＱＢと、Ｒ／２
Ｒラダー回路網に供給される。

図中に８８及び８４で示す回路点の右側にある、５個の
トランジスタＱＤ□−ＱＤ、と抵抗ＲＢのラダー回路網
を含む回路網はエミッタリードに抵抗ＲＢが接続された
１個のトランジスタＱＢに等価テあるものとみなすこと
ができる。これがため第２レベルの全回路は各々エミッ
タ抵抗ＲＢを有する８個のトランジスタＱＢに等価であ
る。これがため、各トランジスタＱＢを流れるコレクタ
電流はＱＡトランジスタ８２のコレクタ電流の８分の１
これらトランジスタＱＢの４個のコレクタを相ＱＢトラ
ンジスタ８５及び８６を相互接続してビ、回路点８４及
び８５の右側に示す回路網は多くのＤ／Ａ変換器に使用
されている代表的なＲ−２Ｒラダ一回路網である。ノー
ド８４に流れ込む電流は各トランジスタに２進分配され
る。

これがため、トランジスタＱＤＩ　”’　ＱＤ５のフレ
フタ回路には次の電流が流れる。

トランジスタＱＤ□〜ＱＤ６はトランジスタＱＢと同一
である。トランジスタＱＤＩ〜ＱＤ５を流れるコレクタ
電流はトランジスタＱＢを流れる電流と同一でない。こ
れらのトランジスタを流れる電流の比は次の通りである
０ これらのトランジスタの電流密度は２倍づつ相違するた
め、これらのトランジスタのペース／工電流の２進加重
にエラーを生起し得る。この問題の一つの解決策は第２
図に示すようにこれらトランジスタのベース回路に抵抗
Ｒｃを挿入することである。この場合、これらトランジ
スタのベースする。これにより電流密度が２倍づつ相違
するこに等しい電流をこれらの抵抗に流せば、トランジ
ＫＴ　ｌｏｇ　２ スタＱＤＩ〜ＱＤ５のベース間に□に等しい電圧降下が
生じ、これらトランジスタの不等電流密度によるｖＢＥ
の不等が補正される。

りＱＥ　ｔ　ＱＦと２個の同一トランジスタＱＧとで構
成する。トランジスタＱ１ｒのエミッタ面積をトランジ
スタＱＥのエミッタ面積の２倍にする０従つ、て、トラ
ンジスタＱＦの飽和電流はトランジスタＱＥの飽和電流
の２倍になる（即ち、工５（ＱＦ）−２工ｓ（Ｑｇ））
。ベース電流を無視すれば２個の同一トランジスタＱＧ
のコレクタ電流は同一である。これかため、それらのｖ
ＢＥは同一である。キルヒホッフの電圧法則を適用する
と、 ＶＢＥ　（ＱＥ　）　＋　ＶＢＥ　（ＱＧ　）　＝　Ｉ
ＢｒＲ（３＋　ＶＢＥ　（ＱＦ　）　＋　ＶＢＥ（ＱＧ
）ＶＢＥ　（ＱＫ　）　−ＶＢＥ（ＱＦ）　−Ｉ、ＲＣ
ＱＥ及びＱＦのコレクタ電流は同一であるため、…ｌｏ
ｇ星ＱＦ）　、　ＩｙＲ３ ｑ　Ｉ３＋ＱＥ） Ｔ −１ｏｇ　２−　ＩｙＲｃ が、得られる。

下記の表は個々のピッｚｔ流を要約して示すものである
。表の値は基準電圧■ｒｅｆ　−２，５Ｖ及びＲｒｅｆ
　＝　２．５にΩ（Ｒｒｅｆ−４Ｒ）の場合に対応する
。

ビット電流Ｉ　、Ｉ　及びＩ、　＋　Ｉ、は２個のト１
０　９ ランジスタ２８から成る各別のトランジスタ群のエミッ
タにそれぞれ接続する。池のビット電流Ｉ、　−Ｉ、は
８１Ｗのトランジスタ２８から成る各別のトランジスタ
群のエミッタにそれぞれ接続する。

これらトランジスタ２８は５ＡＲ１４から制御ライン２
４及び入力端子８８を経てそれらのペース電極に供給さ
れる信号の制御の下でスイッチとして機能する。これら
トランジスタ２８はビット電、流を５ＡＲＩ　４の制御
の下でＤＡＯ１２の出力ラインエ。、工。、及び工。２
に選択的に供給し、これら電流は次いで抵抗チェーン、
比較器及びデコーダ１８により制御される。変換サイク
ルのどのステップにおいてもトランジスタ２８の全アレ
ーのうちの９群のトランジスタがターンオンするが、９
群のトランジスタの各群の１個のトランジスタ２８のみ
がターンオンする。例えば、ビット８電流ラインエ、の
中央トランジスタ２８がターンオンする場合にはライン
エ、に接続された他の２個のトランジスタはカットオフ
するため、ビット８電流工、は出力ラインエ。、にのみ
流れる。

変換サイクルの第１ステツプにおいてはビット電流Ｉ□
。及び工、の左側トランジスタ２８がターンオンされる
ため、出力ラインちが′電流Ｉ。−Ｉ、　＋　Ｉ□。−
１ｍＡ　＋　２ｍＡ　−８ｍＡを流す・（Ｖｒ、ｆ−２
，５Ｖ及びＲｒ８ｆ　−２，５ｋΩの場合）。同時にビ
ット′電流うイン工、〜工、に接続された各８個のトラ
ンジスタ群の右側トランジスタ２８．がターンオンされ
るため、ビット電流工、〜工、は出力ラインエ。、に流
れる。同様に、ビット電流ライン１、　＋Ｉ、に接続さ
れたトランジスタ対の右側のトランジスタがターンオン
されるため、この電流も出力ラインエ。、に流れる。ト
ランジスタＱＤ５からの終端電流工ｔも出力ラインエ。

、に流れる。出力ラインエ。、は変換サイクルのステッ
プ１においては何の電流も流さない。これにより分圧器
６，６及び７のタップ点にはそれぞれ次の電圧：が設定
される。

これらの値の場合、Ａ／Ｄ変換器はアナログ入力電圧に
対応するデジタル信号の２個のＭＳＢ（ビット１０及び
９）を決定する。先に仮定したアナログ入力値の場合Ｄ
１ｏ−１及びり、　−０になるＯ Ａ／Ｄ変換プロセスの第１ステツプで２個のＭＳＢが決
定されたら、分圧器の電圧Ｖ０．　Ｖ。

及び■８を新しい値にステップ変化させてデジタル信号
の次の２ビツト〜（ビット８及び７）を決、定する必要
がある。先のアナログ入力電圧の場合、には、アナログ
入力電圧は７ｖｒｅｆと丁ｖｒｅｆとの１ 間にあるため、これらの新しい電圧はＶ□−πｖｒｅｆ
　＃Ｖ、−πＶ、。ｆ及びＶ８−πｖｒｅｆにする。変
換サイクルの第２ステツプにおける抵抗チェーンの抵抗
６及び７の電圧降下はアナログ入力電圧値と無中の電圧
降下の士にする。

第１図につき述べたように、第２ステツプ中は５ＡＲ１
４がＤＡＣのビット電流工、及び工、を出ｌｔ。

カラインＸ。□から出力ラインエ。にスイッチして即ち
、ステップ２においては５ＡＲ１４がビット電流ライン
エ、及び工、に接続された各８個のトランジスタ群の右
側トランジスタをターンオフし、左側トランジスタをタ
ーンオンするため１ビット電流工、及び工、が出力ライ
ン工。に流れる。この場合、出力ラインちの電流はＧ−
Ｄ、。Ｘ　ｌ１ｌｌ　＋Ｄ　ＸＩ　＋Ｉ　十エ　−ｈ　
Ｘ　Ｉ　＋　ＯＸ　Ｉ、　＋　Ｉ、　＋９　９　８　７
　１０ 、Ｉ、　−Ｉｌ、＋　Ｉ８＋　Ｉ、　−２＋　０．５　
＋　０．２５−２．７５ｍＡになる。ビット電流ライン
エ、。に接続された１対のトランジスタ２８の左側トラ
ンジスタはオンしたままであり、その右側トランジスタ
はオフしたままである。

同時に１ステツプ１で決定されたピッ）Ｄ□。及びり、
の補数が出力ラインエ。２にスイッチされ、め、ビット
電流ラインエ、に接続された１対のトランジスタ２８の
右側トランジスタがターンオンされ、その左側のトラン
ジスタがスイッチオフされる。更に、この場合には出方
電流ラインエ。、はビット電流工、〜工。＋ＩＴを流す
（工。、−Ｉ□＋Ｉ、＋−−−−−＋工。＋１Ｔ）ｏス
テップ１と同様に、ビット電流ラインエ、〜工。に接続
された各８個のトランジスタ群の右側トランジスタはオ
ンのままであり、ビット電流ラインエ２＋工、に接続さ
れたトランジスタ対の右側トランジスタもオンのままで
ある。

要するに、ステップ２においてはＩ、　−Ｉ、。＋Ｉ８
　”　工１寥工。、−Ｉ、＋　Ｉ、　−−−−−＋　Ｉ
。＋１Ｔ及び工。ｉｌ−工９になる。第１ステツプと同
様に、比較器２＾４とデコーダ１８により２ビツトＤ８
及びり、の値を決定し一仮定の入力アナログ値の場合Ｄ
８−１及びり、−１になる。電流工。、及び工。、は抵
抗チェーン５−７のタップ点９，１０及び１１プロセス
がステップ８，４及び５に対してくり返されて残りのビ
ットＤ０〜Ｄ６が各ステップごとに２ビツトづつ決定さ
れる。順次の各ステップにおいて順次狭い電圧サブレン
ジがｖｉｎの値に向って順次収れんするよう選択される
。

順次の各ステップにおいて、工。、はその前の値１の十
に減少する（例えばステップ８では工。、ｍ　ＶＸｅｆ
）。

４Ｒ 電流工。、は先行ステップで決定されたデータビットに
より決まる。ラインエ。２を流れるＤＡＣビット電流は
変換サイクルの全先行ステップ中に零であるものと決定
された出力ビットに対応する。

第８図はデコーダ１８の簡単化した例を示す。

比較器２，８及び４からの出力ライン（Ｃ□、Ｃ□；ａ
、　、　ｃ、及びｃ、　、　ｃ、　）をトランジスタＱ
、　−Ｑ２Ｑ８−　Ｑ４及びＱ、　、、　Ｑ、から成る
８個の差動増幅器のベース電極にそれぞれ接続する。比
較器８からの出力ラインａ、　、　Ｃ，はトランジスタ
Ｑ、　−ＱＢから威る差動増幅器のそれぞれのベース電
極にも接続する。デコードされた６対のＭＳＢはデコー
ダ出力ライン８９　（ＤＤ工）及び４０（面、）に現わ
れ、ＬＳＢは出力端子４１　（ＤＤ、　）及び４２（馬
）に現われる。

トランジスタＱ１　ｙ　Ｑ４及びＱＩｓのコレクタ電極
を相互接続し、更に抵抗４８を経て正のＤＣ電源電圧、
端子Ｖ（＋）に接続する。トランジスタＱ、　ｊ　ＱＢ
及びＱ６のコレクタを相互接続し、更に抵抗４４を経て
正のＤｏ電源電圧Ｖ（＋）に接続する。出力端子８９を
抵抗４４の下端に、出力端子４０を抵抗４８の下端にそ
れぞれ接続する。

トランジスタＱ□及びＱ２のエミッタ電極を直接相互接
続し、更に電流源４５を経て負のＤＣ電源端子■（−）
に接続する。同様に、トランジスタＱ、及びＱ４のエミ
ッタを相互接続し、更に電流源４６を経て電源端子Ｖ　
（−）に接続する。トランジスタＱＢ及びＱ６の結合エ
ミッタを電流源４７を経て負の電源端子に接続する。電
流源４５．４６及び４７は同一の電流工を供給する。図
示のコレクタ接続のために、抵抗４８及び４４には電流
量又は２工が流れ、従って差動出力が発生する。差動信
号は論理状態を識別するのに使用できる。

トランジスタＱｇ　ｙ　ＱＩＯｅ　Ｑｌｌ及びＱｏ、は
りセット機能を行なう。トランジスタＱ、のコレクタを
抵抗４４とトランジスタＱ４　ｔ　ＱＢ及びＱ６１７５
コレクタとの接続点に接続すると共に、トランジスタＱ
ＩＯのコレクタを正のＤＣ電源端子Ｖ　（＋）に直接接
続する。トランジスタＱ、及びＱｏ。のエミッタを相互
接続し、更に電流源４８を経て負の電源端子■（−）に
接続する。

トランジスタＱ、及びＱ８のコレクタ電極をそオぞれ抵
抗４９及び５０及び共通の抵抗５１を経て正端子Ｖ（＋
）に接続する。ＤＤ２ビット用の出力端子４１を抵抗５
０とトランジスタＱ８及びＱｌｌのコレクタ電極との接
続点に接続すると共に、出力端子４２　（ＤＤ２）を抵
抗４９とトランジスタＱ７のコレクタとの接続点に接続
する。

トランジスタｑｉＱのコレクタを抵抗４９．５０及び５
１の接続点に接続する。トランジスタＱ、及びＱ８のエ
ミッタを相互接続し、更に電流源６２を経て負端子Ｖ（
−）に接続すると共に、トランジスタＱ０□及びＱｌｇ
のエミッタを同様に相互接続し、更に電流源５８を経て
負端子Ｖ　（−）に接続する。

電流源４８及び５３は電流２工を供給し、電流源５２は
電流工を供給する。

トランジスタＱＩＯ及び’ｈｇのペニス電極は相互、接
続して反転増幅器５４の出方端子に接続する。

増幅器５４の入力端子は制御ロジックモジュール１９か
らの信号ＳＰＢを受信する入力端子５５に接続する。ト
ランジスタＱ、及びＱ□、のベース電極は入力端子５５
に接続する。

第８図のデコーダは次の真理値表に従って動チする。

真理値表 １１１１１ ０１１１０ ００１０１ ０００００ ＳＡＲ１４から端子５５に受信されるＳＰＢ信号が高レ
ベルである限り、トランジスタＱ、及び’Ｆｌ１ｍ源４
８を経て抵抗４４に追加の電流２工が流れる。同様に、
トランジスタＱｌｌ及び電流源５３を経て抵抗５０にも
追加の電流２工が流れ、る。これはデコ、−ダのＤＤＩ
及びＤＤ２出力を低レベル状態にせしめる。真理値表は
比較器２〜４の出力状態の可能な組合せは４種類だけ在
任することを示している。

先に仮定した入力電圧Ｖｉｎの値の場合、ステップ１の
間比較器ａ　（ｃ２）及び４　（Ｇ８）が論理Ｉｔ　１
　″出力を発生し、比較器２（０□）は論理“°０”出
力を発生する。これはｖｉｎが分圧器５−７の電圧レベ
ル■、（タップ９）とＶ、（タップ１０）との間にある
ためである。真理値表は、この場合にはデコーダの出力
ラインＤＤＩ及びＤＤ２はそれぞれ論理”１”及び°°
０”信号を出力することを示している（前記の変換表の
ステップ１にも示しである）。

前記の変換表のステップ２を参照すると、ステップ２で
はＶｉｎは４個の電圧レンジの最上位レンジ内にあるた
め８個の比較器の全てが論理°°１”信号を発生し、デ
コーダ真理値表の最上性の状態が生ずる。これがため、
デコーダ出力ラインＤＤＩ及びＤＤ２はＤＤＩ　−１及
びＤＤ２−１になり、これは先に説明した通りであり、
前記の変換表のステップ２に示す通りである。第８及び
第４データピツ、トＤ８及びＤ７はともに論理″′１”
であり、出力バッファ１５にストアされる。同様の分析
により、変換サイクルのステップ８〜５において導出さ
れる残りの６個のデータビットは次の値ＮＤ６−０及び
り、−１（７，テップ８　）　ｉ　Ｄ４−０及びＤ８−
０（ステップ４）及びＤ２−０及びＤ□−１（ステップ
５）を有することが確かめられる。

遂次比較レジスタ（ＳＡＲ）　１４の構成を第４図に示
す。このレジスタはＤ−７リツプフロツプ５６〜６１か
ら成る６段シフトレジスタと、データラッチフリップフ
ロップ６２〜７１を具よる。

Ｄ−フリップフロップ５６〜６１は負縁でトリガされる
。セット入力端子が論理０の場合、Ｑ出力はクロック信
号が論理値１から０になる直前にＤ入力端子に存在した
状態と同一の論理状態を取る。

他の全ての時間においてはＤ入力はＱ出力に何の影響も
与えない。Ｄフリップフロップのセット入力端子の論理
１はクロック及びＤ入力の状態と無関係にＱ出力を論理
１にせしめる。

データラッチフリップフロップ６２〜７１はフ、オール
スルー型フリップフロップであり、このフリップフロッ
プはＬＥ大入力論理０である限りラッチのＤ出力はＤ入
力に存在する状態と同一の論理状態を取るものを意味す
る。ＬＥ大入力論理１のときは、ラッチのＤ出力はＬＥ
大入力論理０から１に５なる直前に存在した論理状態に
戻る。このラッチのＤ出力はＬＥ大入力論理１である限
りＤ入力の変化と無関係に不変のままとなる。

ＳＡＲはＮＯＲゲート７２〜７９とＡＮＤゲート１１０
〜１１５から成るデコード回路も含む。ＳＡＲはデコー
ダ１３のＤＤＩ及びＤＤ２出力信号用入力端子８０及び
８１の入力信号並びに端子８２，８１，８４及び８６の
制御ロジックの出力信号ＳＰＡ　、　ＯＬＫ　。

ＳＰＢ及びＧＬＫ　Ｇこより制御される。

フリップフロップ５６のＤ入力端子は論理”　Ｄ信号が
維持される端子８６に永久接続する。出力端子８７ａ〜
８７Ｘ（これら端子の一部にしか記号をつけてない）は
第２図のＤＡＯ１２のスイッチングトランジスタ２８の
ベース電極にＤＡＣ入力端子３８を経て供給する制御信
号を出力する。入力・端子８０及び８１に現われるデコ
ーダ１８から０１対のデータビットＤＤＩ及びＤＤ２は
データラッチ７リツプフロツプ６２〜１１にラッチされ
る。データラッチ出力Ｄ１ｏＮＤ０は直接出力バッファ
を駆動する。出力バッファへの接続はデータビットＤｌ
ｏ（端子９０　ａ　、　９０　ｂ　）　、　Ｄ、　（端
子８８ａ。

８８ｂ）及びＤ□（端子ｓｏａ、５ｏｂ）に対してのみ
示しである。出力端子８８ａ、８８ｂ；８９ａ。

８９ｂ及び９０ａ、９０ｂはこれらのデータビットを出
力バッファ１５のそれぞれの段Ｄ□。、Ｄ２及びＤ□に
結合する。

端子８２のＳＰＡ信号はＮＯＲゲート７２〜７５の各々
の一方の入力端子に結合する。ＮＯＲゲート７２〜７５
の第２入力端子はＮＯＲゲート７６〜７９のそれぞれの
出力端子に接続する。８人カＮＯＲデート７６〜７９の
各々の一つの入力端子は制御ロジックモジュール１９か
らＯＬＫ信号を受信する端子８８に結合する。

端子８４′に現われるＳＰＢ信号をシフトレジスタフリ
ップフロップ５６〜６１のセット入力端子に、接続する
と共に端子８５のＯＬＫ信号をこれらフリップフロップ
のりｐツク入力端子に結合する。フリップフロップ５６
．５Ｂ　、５９及び６０のＱ出力をＮＯＲゲート７６．
７７．７８及び７９の第２入力端子にそれぞれ接続する
。７リツプ７０ツブ５７．５８及び６９のＱ出力をＮＯ
Ｒゲート７７゜７８及び７９の第３入力端子にそれぞれ
結合する。

ＳＰＢ端子８４をＮＯＲゲート７６の第８入力端子に結
合する。

ＮＯＲゲート７２の出力端子Ｎ５をデータラッチフリッ
プフロップ６２及び６８のＬＥ入力端子に接続する。同
様に、ＮＯＲゲーデー１．７４及び７５のそれぞれの出
力端子Ｎ６　＃　Ｎ７及びＮ８をデータラッチフリップ
フロップ６４−０５，６ロー６７及び６８−６９のＬＥ
入力端子にそれぞれ接続する。データラッチフリップフ
ロップ６２゜６４．６６．６８及び７０のＤ入力端子を
入力端子８０　（ＤＤＩビット）に結合すると共に、ラ
ッチフリップフロップ６３．６５．６７．６．９−及び
７１のＤ入力端子を入力端子８１　（ＤＩ）２ビツト）
、に結合する。

ＡＮＤゲート１１０〜１１５の一方の入力端子をデータ
ラッチフリップ７０ツブ６４〜６９のＤ出力端子にそれ
ぞれ接続する。ＡＮＤゲート１１０及び１１１の第２入
力端子をフリップフロップ５６のＱ出力に接続する。同
様に、ＡＮＤＮＯゲート７２１８の第２入力端子を７リ
ツプフロツブ５８のＱ出力に、ＡＮＤゲーデー１４，１
１５の第２入力端子を７リツプフロツプ５９のＱ出力に
それぞれ接続する。

更に、フリップ７０ツブ５６のＱ出力を５ＡＲ１４の出
力端子８７ｅ及び８７ｈに接続する。７リツプフロツブ
５８のＱ出力を出力端子８７ｋ及び８７Ｈに、フリップ
フロップ５９のＱ出力を出力端子８７ｑ及び８７ｔに、
フリップフロップ６０５のＱ出力を出力端子８７Ｗに、
アリツブフロップ６０のＱ出力を出力端子８７Ｘにそれ
ぞれ接続する０ ３ＡＲ１４の動作は第５図のタイミング図を一部すると
容易に理解できる。シフトレジスタ（フリ、ツブフロッ
プ５６〜６１）はデコーダからのデータヒラ）　（ＤＤ
Ｉ及びＤＤ２　）をデータラッチ（７リツプフロツプ６
２〜７１）にラッチする適正なタイミングシーケンスを
与える。データラッチ出力Ｄ１ｏＮＤ□は出力バッファ
を直接駆動する。

ＳＡＲはこれに供給される入力信号をデコードしてＤＡ
Ｏ１２のスイッチ（トランジスタ２８）を選択的に動作
する出力信号Ａ−Ｘを出力端子８７ａ〜８７Ｘに出力す
る。ＳＡＲは電流モードロジックで実現するのが好適で
ある。

第５図のタイミング図において、瞬時Ｔ工に５ＴＡＲＩ
’入力波形が負になると共に、ＳＰＡ及びＳＰＢ波形が
正になり、シフトレジスタフリップフロップの全てがセ
ットされてそれらのＱ出力が論理゛１°９に、Ｑ出力が
論理°′ｏ”になる。これがため、瞬時Ｔ０においてフ
リップフロップ５６〜６゜のＱ、〜Ｑ８出力が正になる
と共に７リツプフロツプ６１のｑ、出力が負になる。端
子８２のＳＰＡ信号の止縁はＮＯＲゲート７２〜７５の
出力波形Ｎ、〜Ｎ８の負緑を発生する。ＮＯＲゲート７
６〜７９の少く、とも１つの入力は瞬時Ｔ工において高
レベルにある・ためこれらＮＯＲゲートの出方波形Ｎ０
〜Ｎ、は全で低レベルにある◇ 瞬時Ｔ□より前では比較器２〜４（Ｃ□〜ｃ８）、デコ
ーダ１８　（ＤＤＩ　、　ＤＤ２　）　、データラッチ
（Ｄｌ。

〜Ｄ□）及びＡＮＤゲート１１０〜１１５の出方はその
前の変換サイクルにより決定された特定の状態にあり、
この状態を波形図に斜線で示しである。

比較器２〜４はＣＬＫ波形が高レベルになるときにのみ
応答するため、これら比較器は同一の状態を維持する。

その理由は瞬時でよけクロックパルスの中間に発生する
ためである。更に瞬時Ｔ工においてはＤＤＩ及びＤＤ２
がともに低レベルであるためデータラッチ６２〜６９　
（Ｄ、。〜Ｄ８）はＤ出方が正（論理”１″）、Ｄ出力
が負（論理“０”）の状態にある。

以上によりＤＡＧ　１２のトランジスタスイッチは、ビ
ット電流工、。及び工、を出力ラインエ。にスイッチし
、他のビット電流を出方ラインエ。、にスーイッチする
ようにスイッチされる。この結果、タップ・点９，１０
及び１１の電圧はそれぞれＶ□−１，８７５ｖ　、　ｖ
　−１，１！５Ｖ及びＶ８−０．６２５　Ｖになる（各
紙抗５，６及び７の抵抗値Ｒが６２５オームの場合）。

瞬時Ｔ、において瓜信号が高レベルになり、これにより
比較器２〜４（波形Ｏ□〜Ｃ８）はそれらの入力端子に
設定された電圧レベルに応答し得るようになる。Ｖｉｎ
　−１，７６１Ｖの前記仮定の値の場合、比較器２の出
力（波形０．　）は低レベル（論理０）になるが、比較
器８の出力（波形Ｃ８）及び比較器４の出力（波形Ｃ８
）は高レベル（論理ｌ）になるにれがため、前記のデコ
ーダ真理値表に従って、０　−０．０　−１及び０８−
１であるから、デコー２ ダ１８は出力ＤＤ１が高レベル（論理１）及び出力ＤＤ
ａが低レベル（論理０１）になる準備をする。瞬時Ｔ８
においてデコーダ１８の端子５６のＳＰＢ信号が低くな
り、これに応答してデコーダのＤＤＩ出友が高レベル（
論理１）になる。

瞬時Ｔ□とＴ８の間の期間はＤＡＣｔ　ｌ　ｇ内の電流
を整定する時間を与える。この期間中ではＳＰム信号が
低くなり、このときＮＯＲゲート７２〜７５の、　ＳＰ
Ａ入力とＮ工〜Ｎ４人力が全て論理０であるためＮＯＲ
ゲート出力Ｎ、〜Ｎ８は全て低くなる。

瞬時Ｔ８においてクロックパルスの止縁が比較器２〜４
をラッチするため、これら比較器は最早アナログ入力信
号Ｗｉｎの変化に応答しない。更に、Ｔ８においてデコ
ーダ１８がレリースされて比較器の出力信号に応答し得
るようになる。次の信号ＯＬＫの負縁でＮＯＲゲート９
６の出力Ｎ０が高くなり、これによりＮＯＲゲート７２
の出力ＮＢが低くなる。

これによりアリツブフロップ６２及び６８がエネーブル
されるため、ビットＤ□。及びり、のデータラッチが端
子８０及び８１に受信されるデコーダからの信号ＤＤＩ
及びＤＤ２に応答し得るようになる。

このとき、波形Ｄ０゜及びり、がそれぞれ高レベル（論
理１）及び低レベル（論理０）になる。

このとき、他のデータラッチはＮＯＲゲート７８゜７４
及び７５の出力１６　＃　Ｎ７及びＮ８が高（論理１）
状態にあるため応動し得ない。データラッチ６８のり、
出力は低、Ｄ、出力は高レベルであるため（波形０及び
Ｄ）、ＤＡＯ１２の出力ラインエ、に、接続された左側
のトランジスタ２８がカットオフされ、右側のトランジ
スタ２８が導通する。この結果、電流工９（１ｍＡ）は
ＤＡＯ１２ノ出力うインエ。から出力ラインエ。、にス
イッチされる。また。

出力Ｄ１０が高であるから、ピッ）ＩＥ流ラうンＩ０゜
に結合された左側トランジスタ２８は導通のままとなる
ため、電流工□。は出力ラインエ。を流れつづける。こ
れは比較器の出力波形Ｃ１ｔ　０２及びＣ８に何の影響
も与えない。その理由は比較器２〜４はラッチされてい
るためである。

瞬時Ｔ、においで、ＯＬＫ波形が正になり、ＮＯＲゲー
ト７６を駆動して出力端子Ｎ０に論理０を発生し、この
と＊　ＮＯＲゲート７２の両人力Ｎ□及びＳＰＡがとも
に論理０（低）になるためＮＯＲゲート７２の出力端子
Ｎ、に論理１が発生する。このときデータビットＤＤ１
及びＤＤ２がビットＤ１ｏ及びり、のデークラッチ６２
及び６３にそれぞれラッチされる。

これでステップ１が完了し、フリップフロップ６２及び
６８にＤＤＩ　−Ｄ、。−１及びＤＤ９−　Ｄ、　−０
がストアされると共にこれらの７リツプフロツプ、の出
力ラインを経て出力バッファ１５のＤｌｏ及びり０段に
ストアされる。

瞬時Ｔ４において、端子８５におけるＯＬＫ信号の負緑
によりフリップ７ｔ＋ツブ５６のＱ、出力に端子８６（
フリップフロップ５６のＤ入力端子）の論理０が発生し
、即ちＱ、出力波形が低レベル（論理０）になる。この
結果、ＳＡＲ１４の出力ライン８７ｅ及び８７ｈが負に
なり、ＤＡＯ１２１７）ビット電流ラインエ、及び工、
に接続された各８個のトランジスタ２８の右側トランジ
スタをカットオフする。このとき、データラッチフリッ
プフロップ６４及び６５のＤ８及びＤ７出力は低レベル
（論理０）であるため、ＤＡＯ１２の電流ピットライン
エ。

及びエフに接続された中間トランジスタ２３もカットオ
フされる。し、かじ、フリップフロップ５６のｑ、出力
はフリップ７０ツブ６４及び６６のり、及びり、出力と
ともに高レベルであるため２．　ＡＮＤゲート８０及び
８１の出力（波形Ｆ及び工）は論理１（高）になる。こ
れらゲート８０及び８１−の出力はビット電流ラインエ
、及び工、の左側トランジ、スタ２８に供給され、これ
らトランジスタを導通させる。これがため、ＤＡＯ１２
のビット電流工、及び工　は出力ラインエ。、から出力
ラインエ。にスイッチされる。

変換サイクルのステップ２において、データラッチ６２
のＤｏ。出力は低レベル（論理０）及びデークラッチ６
８のり、出力は高レベル（論理１）である（波形Ｂ及び
Ｄ）。これがため、ＤＡＣ１２のビット電流ラインエ、
に接続された１対のトランジスタ２８の右側トランジス
タが導通するため、電流工　は出力ラインエ。、に流れ
る。また、上述したように、出力Ｄ１０は高レベルであ
るため電流工□。

は出力ラインエ。を流れつづける。従って、ステップ２
では工ｏ−１１０＋　Ｉ８　＋　ＩＴ　−１ｍＡ　＋　
０−５　ｍＡ　”０．２５　ｍＡ　−１，７５ｍＡ　Ｇ
、：なる。また、工０２−　工９−１　ｍＡ及びｌ０１
−１、＋　Ｉ、　＋・・−＋　Ｉ、　＋　ＩＴ　−ＯＪ
５ｍＡになる。この結果、タップ点９．１０及び１１の
電圧はそれぞれＶ、　−１，７１８Ｖ　、　Ｖ、−１，
５６ｇ　Ｖ及ヒＶ、　−１，４０６２５Ｖになる。

Ｔ、〜Ｔ６の期間はＴ８〜Ｔ４の期間と同様である。。

・比較器２〜４がり四ツク信号の止縁でラッチされる。

’Ｖｉｎ＞Ｖ　＞Ｖ　＞Ｖ　であるため、０□−１゜１
　２　８ ａ　＝１及びＣ８−１になる。デコーダの真理値表から
これはＤＤＩ　−１及びＤＤ２−１になる。波形Ｎ６゜
Ｎ、及びＮ８の負縁でデータラッチ（フリップフロップ
６４及び６５）がエネーブルされる。Ｄ８及びり、はと
もに論理１１′′であるため工。２の変化は何も起らな
い。波形Ｎ、の止縁によりＤ８及びＤ７がラッチされ、
ステップ２が終了する。

瞬時Ｔ、における動作と同様に、瞬時Ｔ６において端子
８５におけるＯＬＫ信号の負縁によりフリップフロップ
５ＢのＱ及びＱ出力が状態を変化し、Ｃ６−０及びＣ６
−１になる。この結果、ＤＡｏ　１　ｇのビット電流工
。及び工、が出力ラインエ。、から出力うインエ。にス
イッチされ、工。、が０．０８２５　ｍＡに減少し、タ
ップ点９．ｌＯ及び１１の電圧がそレソレＶ　−１，８
８５９４Ｖ　、　Ｖ、　−１，７９６８８Ｖ及びＶ８−
１．７５７８１’　Ｖ　ニ変化スル。、１：　レラノＤ
ＡＣ電流の設定には追加の時間を必要としない。期間−
Ｔ６〜Ｔ、は期間Ｔ８〜Ｔ、及びＴ、〜Ｔ６と同様であ
る。

、比較器２〜４がクロック信号の止縁でラッチされ、Ｖ
□＞　Ｖｇ＞　Ｖｉｎ　＞　ＶａテあルタメＯ□−０、
Ｏ，−０及びＣ８−１になる。デコーダの真理値表から
、デコーダ出力はＤＤＩ　−０及びＤＤ２−１になる。

波形Ｍ７の負縁でビットＤ６及びり、のデークラッチ６
６及び６７がエネーブルされるため、ビット電流工。

はこのとき出力ラインエ。２にスイッチされる。比較器
はラッチされているためそれらの出力は変化し得ない。

これがため、工。、　−工、＋　工。−１，１２５ｍＡ
になる。波形Ｎ７の正（立上り）縁によりＤ６及びり、
ラッチがラッチされ、ステップ８が終了する。

瞬時Ｔ、及びＴ６と同様に、瞬時Ｔ、においてＤＡＯ１
２のビットｍ流量、及び工、が出力ラインエ。□から出
力ラインエ　にスイッチされ、電流工。、が０．０１５
６２５　ｍＡニ減少し、タップ点９，１０及びｘｌのＮ
、圧がそれ−ＦｈＶ□−１，７８７１１Ｖ　＊　Ｖ、　
−１，７７７８４Ｖ及びＶ８−１．７６７５８Ｖに減少
する。期間Ｔ、−Ｔ８は期間Ｔ１１−　Ｔ４　ｔ　Ｔ６
−　Ｔ６及びＴ６−　Ｔ７と同様である。Ｖ□＞　Ｖ、
　＞　Ｖ、　＞　Ｖｉｎであるため１、比較器２〜４の
出力はａ、　−ｏ　、　Ｃ２−ｏ及び０８−０になり、
ＯＬＫの止縁でラッチされる。デコーダの真理値表から
デコーダ１８の出力はＤＤＩ　−０及びＤＤ２−０にな
る。波形Ｎ８の負縁でビットＤ、及びＤ８のデータラッ
チがエネーブルされる。Ｄ４−０及びＤ８−０であるた
めビット電流工、及び工、は出力ラインエ。２にスイッ
チされ、工。２−Ｉ、　＋　Ｉ。＋ｌ、十八−へ、７１
８７５ｍＡになる。比較器はラッチモードにあるためそ
れらの出力は変化し得ない。

波形Ｎ８の止縁でＤ４及びＤ８がラッチされ、ステップ
４が終了する。

瞬時Ｔ、　、　Ｔ６及びＴ、と同様に、瞬時Ｔ８におい
てＤＡＯ１２のビット電流工、及び工□が出力うインへ
、からＪ。にスイッチされ、電流工。□が終端電流ＩＴ
　−０，００８９０６２５ｍＡに減少する。このときタ
ップ点９．１０及び１１の電圧はそれぞれＶニー　１．
７６５１４　Ｖ　、　Ｖ、−１，７６２７Ｖ及びＶ８−
１．７６０２５Ｖになる。Ｖよ＞　ＶＢ　＞　Ｖｉｎ　
＞　Ｖａであるため、比較器出力はａ、−ｏ、Ｃ２−ｏ
及びＣ８−１にな゛す、ＯＬＫの止縁でラッチされる。

デーーダの真理値表・から、この場合デコーダ出力はＤ
Ｄｌ−〇及びＤＤ２−〇になる。フリップフロップ６１
のＱ、出力の止縁でデータビットＤ及びＤ□がラッチさ
れてステップ５が終了する。

フリップフロップ６０のＱ８出力が制御ロジックモジー
ル１９に供給され、モジュール１９はこれに応答して変
換サイクルの終了を示す飾信号を、発生する。

第６図は制御ロジックモジュール１９のブロック図を示
し、第７図はその動作説明用のタイミング図である。訂
刀ｔＴ　、　０１．Ｋ　、■、１制御信号を入力バッフ
ァ段９１，９２，９８及び９４にそれぞれ供給する。こ
れら人力バッファは標準ＴＴＬレベル信号をω変換器の
内部論理レベルに変換する。これらバッファは相補信号
も発生し、即ちＯＬＫ人カバカバッファ９２部用の２個
の相補信号ＯＬＫ及びＯＬＫを発生する。

ＯＬＫ入力はシステムクロック接続を行なう。

５ＴＡＲＴ入力信号が低レベルになると、変換サイクル
がスタートする。Ｃ８入力端子の高レベル入力、はシス
テムが５ＴＡＲＴ信号パルスに応答するのを阻止し、変
換サイクルの開始を阻止する。低レベルＯＥ信号は出力
バッファをエネーブルし、高レベル面信号は出力バッフ
ァを８ステートモードにする。

瞬時Ｔ□において、５ＴＡＲＴ波形が低（論理０）にな
る。このとき、Ｏ８波形も低であるため、ＮＯＲゲート
９５の出力Ｎ、は高（論理１）になる。この論理１信号
はフリップフロップ９６をＣＬＫ入力端子でトリガして
、端子９７からＤｉｎ入力端子に永久的に供給される論
理値゛°１”をセットしてＱ□出出力高レベルにする。

フリップ７０ツブ９６のＱ０出力はＳＰＡ信号を出力端
子９８に出力する。Ｑ０出カはＯＲゲート１００を経て
ＳＰＢ　／ｆｌ力端子ｇ９にも供給されるため、ＳＰＢ
及びＳＰＡ波形はＳＴＡ蒔波形が負になるときに両方と
も正になる。

同時に、入力端子１０１がＳＡＲ１４の７リツプフロツ
ブ６０のＱ８出力からの論理１信号を受信する（第４及
び５図）。この端子１０１の論理−１信号はＮＯＲゲー
デー０ｇの出力端子”１０に論理０信・号を発生する。

このときＮＯＲゲート１０１３のＯＥ及１びＣ８入力も
論理Ｏであるため、このゲートの出力Ｎ□□は高レベル
（論理１）になる。これによりＤフリップ７０ツブ１０
４のセット入力端子にインバータ１０５を経て論理０信
号が発生する。

瞬時Ｔ２において、バッファ９２からのＯＬＫ信号がＤ
フリップフロップ１０６及び１０４をトリガする。フリ
ップフロップ１０６のＤ入力端子に接続されたフリップ
フロップ９６のＱ□小出力高状態（論理１）にあるため
、フリップフロップ１０６のＱ２出力は高状態になる。

また、フリップフロップ１０４のＤ入力端子に接続され
たＳＡＲ１４の７リツプフロツプ６０のＱ８出力も高状
態にあるため、７リツブ７０ツブ１０４のＱＩＯ出力も
高状態になる。

クロックバッファ９２からの酊諷信号の次の負縁におい
て、Ｄフリップ７四ツブ１０７がそのＤｉｎ入力端子の
論理１を出力Ｑ８に転送し、即ち出力Ｑ８が高状態にな
る。Ｑ、出力の論理１信号は７リツブフロツブ９６のリ
セット入力端子に供給され、こ・れを直ちにリセットす
る。これがため、７リツプ７０ツブ９６のＱ０出力、従
ってＳＰＡ信号はアリツブ７０ツブ１０７のＱ８出力が
高状態になるときに低状態になる。しかし、ＳＰＢ信号
は７リツプフロツプ１０６のＱ、出力からの論理値１信
号をＯＲゲ−）１００を経て受信するので高状態のまま
になる。

このとき、フリップフロップ１０６の入力Ｄｉｎは低状
態になるので、ＣＬＫ信号の次の負縁でフリップフロッ
プ１０６が切り換えられてその出力Ｑ。

が低くなる。これは瞬時Ｔ８において生じ、これにより
ＳＰＢ波形が低レベルになる。ＣＩ、に信号の次の負縁
においてフリップフロップ１０７はそのＤｉｎ入力端子
の論理Ｏ信号をそのＱ８出力に転送して波形Ｑ８が低レ
ベルになる。

瞬時Ｔ８において、ＳＡＲ１４のフリップフロップ６０
（７）Ｑ８出力が低レベルになるため（第５図参照Ｘ端
子１０１が論理値０になる。ＮＯＲゲート１０３の出力
端子Ｎ工□は依然として論理値１であるため、ＮＯＲゲ
ート１０２の出力Ｎ１ｏは論理値０のままで２”。

・ある。しかし、フリップフロップ１０４のＤｉｎ入力
はこのとき論理値０である。瞬時Ｔ、においてＯＬＫ信
号の次の負縁が発生し、これにより７リツプフロツプ１
０４がトリガされてそのＱ□。出力が負になる。これは
ＥＯＣ信号であり、出力端子２２から出力バッファ１５
のＥＯＯバッファ段に転送され、変換の終了を信号する
。

ＥＯＯ信号により変換の終了が信号された後は、ユーザ
により決められた時間にＯＥ大入力論理値０にセットさ
れる。ＯＥ倍信号論理値１になる。この・１信号は出カ
バソファをスリーステート状態（高インピーダンス状態
）から解放して出力バッファをエネーブルし、ｌ変換の
結果かい変換器の出力端子に現われる。○ＥラインはＮ
ＯＲゲー）１０８の入力にも接続されるため、その圧力
Ｎ□□は論理値０になる。この出力はＮＯＲゲート１０
２の入力に接続される。このＮＯＲゲート１０２の他方
の入力は端子１０１に接続され、ＳＡＲ１４（第４及び
第５図）の７リツプフロツプ６０のＱ８出力からの論理
０信号を受信する。従って、ＮＯＲゲート１０２、の面
入力とも論理値０になるため、このゲートの拳 出力Ｎ□。は論理値ｌになる。ゲート１０８の出力の論
理値０信号はインバーター０５を経てフリップフロップ
１０４のセット入力端子に論理値１信号を発生する。こ
れがため、フリップ７０ツブ１０４のＱＩＯ出力は論理
値１になり、これが端子２２からＥＯＯバッファ段に転
送される。この信号はい変換器を次の変換を行なうのに
好適な状態にさせる。

以上、本発明を特定の好適実施例について説明したが、
種々の変更や変形が可能であること明らかである。例え
ば、上述のｌ変換器はアナログ人力信号を１７．テップ
につき２ビツトづつ５ステツプで１０ビツトのデジタル
信号に変換する１０ビツト変換器としたが、上述した本
発明に従って適当な変更を行ない、各ステップ毎に８ビ
ツト以上を変換し、且つもつと少ないステップ数で変換
を行なうようにすることができる。これがため本発明の
範囲は上述した実施例にのみ限定され−るものでない。

尚、第５図のタイミング図において、電圧■□。

■及びｖ８の交差斜線部分は比較と無関係なこれらの部
分においては中間値にあることを意味する。

また、第５図の表に示す値は表の上部の上向き矢印で示
す時点における値を示す。瞬時Ｔ０前の工。０．・Ｉ　
、Ｖ　、Ｖ　及びＶ、の値はその前の変換サイクｓｈｓ ルの結果により決まる。

【図面の簡単な説明】

第１図は本発明ｌ変換器の好適実施例のブロック図、 第２図は第１図のω変換器のＤ／Ａ変換器（ＤＡＣ）１
２の回路図、 第８図は第１図のデコーダ１８の回路図、第４図は第１
図の遂次近似レジスタ（ＳＡＲ）１４のブロック図、 第５図は第４図のＳＡＲの動作説明用タイミング波形図
、 第６図は第１図の制御ロジックモジュール１９のブロッ
ク図１ 第７図は第６図の制御ロジックの動作説明用波１・・・
アナログ入力端子 ２、８．４・・・比較器 ５−７・・・抵抗チェーン（分圧器） ８・・・基準電圧端子 ９、１０．１１・・・タップ点 １２・・・８位置切換可能電流出力デジタルアナログ変
換器（ＤＡＣ）１８・・・デコーダ １４・・・遂次比較レジスタ（ＳＡＲ）１５・・・出力
バッファ １６、１７・・・デジタル出力端子 １８・・・変換終了信号出力端子 １９…制御ロジツクモジユール ２０、２１．２２・・・制御、ライ・ンＷｉｎ・・・ア
ナログ入力電圧 ｖＲＥＦ・・・基準電圧

Claims (1)

1. 【特許請求の範囲】 Ｌ　対応するデジタル表現に変換すべきアナログ信号電
   圧を受信する入力端子と、第１及び第２出ｉ力・７Ｎ流
   ラインを有する切換可能電流源と、前記切換可能電流源
   の出力電流ラインに結合され、入力電圧信号レンジを複
   数個の電圧サブレンジに分割する複数個の基準電圧を発
   生する抵抗チェーン分圧器と、基準電圧源を前記切換可
   能電流源と前記抵抗チェーン分圧器に結合する手段と、
   前記抵抗チェーン分圧器の複数個の基準電圧を前記入力
   端子のアナログ信号電圧と比較して該アナログ入力信号
   を含む電圧サブレンジを表わす複数個の制御信号を取り
   出す比較手段と、前記取り出された制御信号に応答して
   前記入力端子のアナログ入力電圧に対応するデジタル信
   号の第１及び第２デジツトを表わす少くとも第１及び第
   ２の２進制御信号を発生するデコーダと一１前記デコー
   ダからの第１及び第２の２進制御信号に応答して前記切
   換可能電流源を制御して前記出力ラインの電流が前記第
   １及び第２の２進制御信号により定められるように再調
   整して前記抵抗チェーン分圧器が前記入力端子のアナロ
   グ入力電圧を含む第２の幅の狭い電圧サブレンジを表わ
   す第２の複数個の基準電圧を発生するようにする制御手
   段と、前記第１及び第２の２進制御信号をストアする手
   段と、前記制御手段に結合され、スタート信号に応答し
   て当該Ａ／Ｄ変換器の変換サイクルを開始させると共に
   前記制御手段にその動作を制御する制御パルスを供給す
   る制御ロジック装置とを具えることを特徴とする逐次比
   較型Ａ／Ｄ変換器。 九　特許請求の範囲第１項記載のＡ／Ｄ変換器において
   、前記切換可能電流源は複数個の２進加重電流源と、こ
   れら電流源をＡ／Ｄ変換サイクルの順次のステップ中前
   記第１及び第２出力電流ラインに、前記制御手段によっ
   て前記変換サイクルの先行ステップ中に取り出された第
   １及び第２の２進制御信号により決定され各々の制御電
   極に供給される複数個のスイッチング信号の関数として
   選択的に結合する複数個の制御スイッチ篤爽とを具える
   ことを特徴とするＡ／Ｄ変換器。 ＆　特許請求の範囲第２項記載のＡ／Ｄ変換器において
   、前記切換可能電流源はデジタル−アナログ変換器を具
   えることを特徴とするＡ／Ｄ変換器。 表　特許請求の範囲第１項記載のＡ／Ｄ変換器において
   、前記抵抗チェーンは前記基準電圧源と前記第１出力電
   流ラインにそれぞれ結合された第１及び第２終端子を有
   する少くとも８個の直列接続等値抵抗を含み、前記切換
   可能電流源は第８の出力電流ラインも具え、前記第２及
   び第８出力電流ラインは前記抵抗チェーンの第１及び第
   ２タップ点に結合し、前記比較手段は少くとも第１、第
   ２及び第８比較器を含み、これら比較器の第１入力端子
   は前記アナログ信号入力端子に結合すると共に第２入力
   端子は前記抵抗チェーンの各別のタップ点にそれぞれ結
   合して第１、第２及び第８比較器の第２入力端子に等差
   基準電圧が蚕給されるようにしてこれら比較器の出力信
   号がアナログ入力重圧を含む電圧サブレンジを決定する
   ようにしたことを特徴とするＡ／Ｄ変換器。 ＆　特許請求の範囲第１項記載のＡ／Ｄ変換器において
   、前記切換可能電流源は第１、第２及び第８出力電流ラ
   インを有するデジタル−アナログ変換器を具え、前記抵
   抗チェーンは前記基準電圧源と前記第１出カラインにそ
   れぞれ結合された第１及び第２終端子を有する少くとも
   ８個の直列接続等値抵抗を含み、前記第２及び第８出力
   電流ラインは前記抵抗チェーンの第１タップ点と前記第
   １終端子にそれぞれ結合し１前記抵抗チエーンは前記基
   準電圧が発生する少くとも８個のタップ点を有し、前記
   デジタル−アナログ変換器は各別の８位置半導体制御ス
   イッチに結合された複数個の電流源を具え、前記８位置
   スイッチはそれぞれの電流源を前記第１１第２及び第８
   電流出カラインに選択的に結合して変換サイクルの各ス
   テップ毎に前記抵抗チェーンを流れる電流を再調整して
   変換サイクルのステップ毎に新しい一組の基準電圧を発
   生させて電圧サブレンジを前記制御手段に供給される前
   記デコーダの第１及び第２の２進制御信号の関数として
   変換サイクルのステップ毎に順次幅狭にするようにした
   ことを特徴とするＡ／Ｄ変換器。 ａ　特許請求の範囲第１項記載のＡ／Ｄ変換器において
   、前記切換可能電流源は前記第１及び第２出カラインの
   電流を変換サイクルの先行ステップで取り出された第１
   及び第２の２進制御信号の関数として切換えることによ
   り変換サイクルの順次の各ステップにおいて前記抵抗チ
   ェーンにより発生される基準電圧を再調整する単一の８
   位俊切換可能電流出力デジタルーアナログ変換器を具え
   ることを特徴とするＡ　／　］）変換器。 ’ｔ、請求の範囲第６項記載のＡ／Ｄ変換器において、
   前記抵抗チェーン及び前記比較手段は変換サイクルの各
   スフフッ９４個の電圧サブレンジを発生し、各ステップ
   におけるサブレンジはその前のステップにおけるサブレ
   ンジの電圧レンジの４分の１に対応することを特徴とす
   るＡ／Ｄ変換器。 ＆　特許請求の範囲第１項記載のＡ／Ｄ変換器において
   、前記抵抗チェーンは一方の（第１）終端子が前記基準
   電圧源に、他方の（第２）終端子が前記第１出力電流ラ
   インにそれぞれ結合された８個の直列接続等値抵抗を具
   え、前記第２出力電流ラインは前記抵抗チェーンの中間
   タップ点に、前記第８出力電流ラインは前記抵抗チェー
   ンの前記第１終端子にそれぞれ結合し、前記制御手段は
   前記切換可能電流源を、変換サイクルの任、意のステッ
   プにおける前記第２電流ラインの電流が変換サイクルの
   全先行ステップにおいて論理０であった前記第１又は第
   ２の２進制御信号に対応するビットのビット電流の和に
   等しくなるように制御することを特徴とするＡ／Ｄ変換
   器。　ＩＬ９、　特許請求の範囲第１ｉ項記載の１７’
   Ｄ変換器において、前記切換可能電流源は前記基準電圧
   源と前Ｅ抵抗チェーンに結合された第８出力電流ライン
   を具え、前記切換可能電流源の電流が前記制御手段によ
   り制御された場合に前記基準゛電圧源の負荷が一定に維
   持されるようにしたことを特徴とするＡ／Ｄ変換器。 １Ｇ、特許請求の範囲第１項記載のＡ／Ｄ変換器におい
   て、前記切換可能電流源は第８出力電流ラインと、複数
   個の′電流源と、これら電流　１１源を前記Ａ／Ｄ変換
   サイクルの順次のステップ中温１、第２及び第８出力電
   流ラインに、前記制御手段によって前記変換サイクルの
   先行ステップ中に取り出された前記第１及び第２の２進
   制御信号により決定され各々の制御電極に供給される複
   数個のスイッチング信号の関数として選択的に結合する
   複数個の制御スイッチとを具えることを特徴とするＡ／
   Ｄ変換器。 特許請求の範囲第１項記載のＡ／Ｄ変換器において、前
   記抵抗チェーンは少くとも８個の直列接続抵抗を含み、
   その少くとも２個は等しい抵抗値を有し、該抵抗チェー
   ンの両端の第１及び第２端子は前記基準電圧源及び前記
   第１出力電流ラインにそれぞれ結合し、前記比較手段は
   該抵抗チェーン上の前記基準電圧が発生する各別のタッ
   プ点に結合した複数個の比較器を含むことを特徴とする
   Ａ／Ｄ変換器。 アナログ信号電圧用入力端子と、第１及び第２出力電流
   ライン及び供給される複数個の１−。 入力制御信号に従って電流を前記出力電流ラインに切換
   える切換可能電流源と、基準電圧源と前記出力電流ライ
   ンに結合され、複数個のタップ点に前記出力電流ライン
   の電流により決まる等間隔の複数個の基準電圧を発生す
   る分圧器と、前記タップ点の基準電圧を前記入力端子の
   アナログ電圧と比較して該アナログ入力電圧を、該アナ
   ログ入力電圧を含む電圧サブレンジを表わす少くとも８
   つの電圧レベルに量子化する比較手段と、前記比較手段
   の出力端子に結合され前記アナログ入力電圧に対応する
   デジタル信号の第１及び第２デジツトを表わす第１及び
   第２の２進信号を取り出すデコーダと、前記デコーダか
   らの第１及び第２の２進信号に応答して前記切換可能電
   流源に供給する前記複数個のスイッチング信号を取り出
   す信号取り出し手段と、前記信号取り出し手段に制御パ
   ルスを供給して前記出力電流ラインの電流をＡ／Ｄ変換
   サイクルの順次の各ステップ毎に、先行ステップ中に取
   り出された前記第１及び第２の２進信号の関数として再
   調整される制御手段とを具えることを特徴とするマルチ
   ステップＡ／Ｄ変換器。 ｌ＆　特許請求の範囲第１２項記載のＡ／Ｄ変換器にお
   いて、前記切換可能電流源は第８の８１８１力電流ライ
   ンを具えるとともに、複数個の電流源と、これら電流源
   をＡ／Ｄ変換サイクルの順次のステップ中前記第１、第
   ２及び第８出力電流ラインに選択的に結合する複数個の
   制御スイッチを具え、前記分圧器は少くとも８個の直列
   接続抵抗を含み、その少くとも２個は等しい抵抗値を有
   することを特徴とするＡ／Ｄ変換器。 １４　特許請求の範囲第１２項記載のＡ／Ｄ変換器にお
   いて、前記切換可能電流源は前記分圧器に結合された第
   ８の出力電流ラインと、Ａ／Ｄ変換サイクルの先行ステ
   ップ中に取り出された２進信号の関数として′電流を前
   記第１、第２及び第８出カラインに選択的にスイッチす
   る手段を呉えることを特徴とするＡ／Ｄ変換器。