JPS60220962A - 半導体素子 - Google Patents

半導体素子

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JPS60220962A
JPS60220962A JP60004835A JP483585A JPS60220962A JP S60220962 A JPS60220962 A JP S60220962A JP 60004835 A JP60004835 A JP 60004835A JP 483585 A JP483585 A JP 483585A JP S60220962 A JPS60220962 A JP S60220962A
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semiconductor
layers
amorphous
forming voltage
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ピーター　ジヨン　ホツクリイ
マイクル　ジヨン　スウエイテス
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BP PLC
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアモルファス又は微結晶半導体材料を含む新規
な構造の半導体、前記半導体からのメモリ素子の形成、
及びメモリ素子自体に関する。
（従来の技術） ＦＥＥプロシーディング誌第１２９巻第工部、固体及び
電子素子、第２＠、１９８２年４月、５１−５４頁は電
気的にプログラム可能な不揮発性半導体メモリ素子を開
示している。その最も簡単な形式では、これは電導ステ
ンレス鋼基板に蒸着したアモルファス・シリコンのｐと
ｎ層を酋んでいる。この層構造体は、安定なオフ状態に
構造体をスイッチする適度に大きな順方向バイアスを印
加することにより、メモリ素子へ条４′１づりられてい
る。この段階は［フォーミング１として知られ、素子の
電気特性を永久的に変更Ｊる。フォーミング電圧は約２
０から２５Ｖである、１）Ａ−ミング後元のパルスと反
対極性の１ｖのような低い閾値以上の電圧パルスを印加
Ｊることにより素子は交番オフ状態にスイッチできる。
オフ状態はブレークダウンまでの逆方向電圧と約４−５
Ｖの順方向電圧に対して安定である。より高い順方向バ
イアス電圧ではオン状態にスイッチづる、ずなわら順方
向閾値電圧■ＴＩＩＦは４−５Ｖである。オン状態はブ
レークダウンまでの順方向型Ｊ］−と約１ｖの逆電圧に
対して安定である。Ｊ二り高い逆方向バイアス電圧では
オフ状態にスイッチづる、すなわち逆方向閾値電圧ＶＴ
ｈＲは約１Ｖである。
共願のヨーＯツバ特願第００９５２８３弓は、電導基板
と１及びｐ及び／又はｎ型アモルファス又は微結晶性半
導体材料の層を含み、層の電気抵抗を減少さゼるため構
造体を永久的に変更させるよう十分大きな電圧の印加に
より条件づけられた素子であって、素子中のｐとｎ層は
隣接していない素子を開示している。
画素子とも１００ｎｓ以下の非常に速いスイッチング時
間を有する。
米国特許第３，９８２．２６２号は構造的欠陥を含む半
導体素子を開示している。この素子はしかしながら微結
晶又はアモルファス材からではなく結晶から作られてい
る。この素子はエレクトロルミネセンス表示素子で、構
造的欠陥はコントラストを改善するよう定めた区域でエ
レクトロルミネセンスをおさえるために設けられている
。いずれにせよアモルファス・シリコン・メモリ素子に
関する開示はない。
フランス特許明細書第ＦＲ２，４６３，５０８号は水素
化合アモルファス・シリコンの層への抵抗性接点の設置
に関している。数オーム／　ｃｍの抵抗のｎ型結晶性シ
リコンを含み、これに純粋アモルファス・シリコンの層
が、次いで水素化合アモルファス・シリコン、次にパラ
ジウムの電９ＦＩ’Ｘが蒸着されるＩ進体が開示されて
いる。結晶性シリコンはアルミニウム又は他の導体と取
替えてもよく、又水素化合アモルファス・シリコンはド
ープしてもよい。パラジウムは水素化合アモルファス・
シリコンから水素をポンプ可能な他の金属と取替えても
Ｊ：い。純粋アモルファス・シリコン層は水素化合アモ
ルファス・シリコンより欠陥が多く、バンド・ギＡ７ツ
プにより高い状態密度をりえる。
２つの異なる電導型の水素化合アモルファス・シリコン
（すなわちドープ可能材）間に接合部を右する構造体の
開示はない。
抵抗性接点を与えるため半導体層と金属接点の間ではな
く欠陥の少いアモルファス十Ｓ体の層間に欠陥の多い半
導体層を用いることを示唆するしのを含むものは何もな
かった。
（発明の要旨） 上述した接合型のアモルファス半導体メモリ素子に別の
層を含ませることにより、素子の他の特性に反対の影響
を与えることなくフォーミング電圧が著しく減少できる
ことを発見した。
本発明によると、電導基板と、ｉ、ｐ及びｎ型アモルフ
ァス又は微結晶半導体材が゛ら選択した少なくとも２つ
の電導型の異なる層と、前記界なる２層の間に配置され
たアモルファス又は微結晶半導体材の別のｄ層とを含む
半導体構造体が提供される。
「ｄ層」とは、本明細書を通して欠陥層、ずなわら他の
半導体材料層より多くの欠陥を含む層を意味し、従って
他の半導体層より劣る電気的特性、例えば価電子帯と電
導帯間のバンド・ギャップに高い状態密度を有する。
ｐ、ｉ、ｎ、ｄ層に用いるアモルファス又は微結晶半導
体は基本的には周期表の第■族元索、例えばＳｉ又はＧ
ｅがら構成されることが望ましい。
合金、例えばシリコンと炭素、又はシリコンとゲルマニ
ウムの合金を用いてもよい。
ｐ、ｎ、又は１型アモルファス又は微結晶半導体材はｐ
又はｎ型電導性を与えるようにドープできる材料である
（ｐ及びｎ型材をドープした場合に）。ドーピングを実
際的なものにづ−るためには、価電子帯と電導帯間のギ
ャップの状態密度を相対的に低レベルまで減少しな（プ
ればならない。高状態密度の存在は「遊離結合」の存在
に帰りられる。
アモルファス及び微結晶半導体材、例えばシリコンの状
態密度を減する技術は公知である。従って半導体材料は
水素及び／又は弗素の存在下で蒸着されるか、又は蒸着
後水素又は弗素で処理される。
半導体材の層は、同じ材お１、例えばシリコンの層間に
接合部があるホモ接合部を生じるようになっている。素
子は又ヘテロ接合部ｒ、例えばシリコンと炭化シリコン
でもよい。
本発明の素子はトランジスタのＪ、うな多極素子と対比
される２極素子であるのが通１５゛である。
蒸着条件の適切な選択により半導体は微結晶又はアモル
ファス形式で蒸着できる。ア（ルファス半導体、例えば
アモルファス・シリコンの蒸着に適する条件は公知であ
る。
ｉ及び／又はｐ及び／又はｎ層のアモルファス又は微結
晶半導体材はシリコン又はシリコンを含む、例えばシリ
コンと炭素の合金であることが望ましい。
１シリコンの層は当該技術で公知の方法により、例えば
グロー放電中でシランを分解することにより作られる。
ｐ及びｐ＋層又はｎ及びｎ＋シリコンはジボラン又はホ
スフィンをシランに各々可変量添加することにより作ら
れる。合金材は所要の合金を発生するよう選択したｍだ
けシランに適切な気体（例えばメタン、ゲルマン）を添
加することにより作成させる。
シラン及び他の分解可能な気体（存在するとす　１れば
）は水素と混合され、全圧力はアモルファス・シリコン
を得るよう調節される。
素子は様々の基板、例えばガラス上の透明な電　１導酸
化物、ガラス上の金属、金属シート上で成長できる。
素子は基板から離れたシリコ・ン層の外面上に１１力所
以上の電導域を含むことが望ましい。これらの区域はア
ルミニウム又はニッケル・クロム合金のような金属の区
域に設けるのが都合よい。
欠陥層の半導体材料は他の層の半導イホ材料より劣る電
気特性を有する。アモルファスシリコンの場合、ｄ層を
与えるのに好適な材料は、室温値が約１０’（オーム・
ｃｍ　）　より大ぎくなるにうなギヤツブ間状態を介し
た捕獲電導を主体とする暗電導度を標準的に有する。そ
の赤外吸収応答は材１斗中の相当な密度のＳｉＨ２、（
Ｓｉｔ−１２）ｎ及’Ｊ　Ｓｉ　Ｈ３集合を標準的に示
している。未ドープオの光電導度は、他の層の基となる
未ドープ材で１ｑられるものより相当低い。従って、未
ドープ欠・ｆｉアモルファス・シリコンの光電導度は高
品質木矢化合アモルファス・シリコンより相当低い、例
ｔばＡＭｌ、５　（エア・マス１．５、標準照明条Ｔ）
照明下で約１０’（オーム・ｃａｒ　）　より低い。
ｄ層に用いるのに好適な材料は、ｐ−１−ｎ光ｌ圧素子
に加工した場合、低電力変換効率、例えｆＡＭｌ、５下
の１ｄに対して３％以下を与える。
ｄ層の厚さは上述した特性を直接ｍｌ　１１１１＋　す
るには一般に小さずぎる。しかしながら、試験される月
料の特性に対して十分な厚さの材料層を与えるよう十分
な回数に渡って材料を蒸着し続【プることにより特定の
蒸着条件がｄ層に好適な材料を与えているかどうかを試
験可能である。
ｄ層の存在はフォーミング電圧に対するその効果により
最も容易に表示できる。フォーミング電圧を減少するこ
とへのｄ層の貢献はｄ層の平均厚により影響される。ｄ
層を作成するよう意図した条件が事実そうであるかどう
かを設定するためには、１２人（１ｎ１ｌｌ）以上では
ない層を蒸着する必要がある。
一定の条件下で蒸着された材料の欠陥性の指示としてフ
ォーミング電圧の測定を用いるためには、被試験素子に
蒸着されるｄ層の平均厚を１２Å以上とならないよう、
望ましくは１０Å以上とはならないよう制限することが
望ましい。ｄ型層を形成するために用いる材料はｄ層の
厚さが上述の条件を満たす時に十分欠陥性であり、追加
肩付で作成された素子のフォーミング電圧は層がないこ
とを除いては同様に作成された素子のフォーミング電圧
の６０％以下であることが望ましい。
増加した欠陥度を有する層は各種のＩＪ法で作成可能で
あり、欠陥度は所要フォーミング電０−の大きさから評
価できる。
ｄ層は真性劣材料、例えばア七ルノアス・シリコン−ゲ
ルマニウム合金を用いることにより、又は１５０℃以下
の基板温度及び／又は高圧及び／又は高電力下のグロー
放電中にアモルファス・シリコンを例えば蒸着する非１
！１１想条ｆ＋下で月利を成長させることにより作られ
る。
層特性は不連続でもよいが、ｄ層は５から１５人（０，
５から２ｎｍ）、１寺に５−１２人（０，５から１．２
ｎｍ）の平均厚を有することが望ましい。
構造体の全厚は５０００Å以下、１行に５００から２０
００人（５０から２００ｎｍ）、例えば５００から１５
００人（５０から１５０ｎｍ）の範囲にあることが望ま
しい。
適切な構造体はｐ−ｄ　−ｉ−ｎ、　ｐ−ｄ−ｉ、ｎ−
ｄ　−ｉ　、　ｐ−ｄ−ｎ、　ｐ”　−ｄ−ｎ、　ｐ−
ｄ−ｎ＋の構成の層を含む。
基板とアモルファス又は微結晶半導体の層とを含む素子
は、十分大きな電圧を印加して既知極性のある電圧によ
り素子を安定状態とし反対極性の電圧により反転さける
ことを可能とするメモリ素子となる。
上述したように、ｄ層の存在はフォーミング電圧を大き
く減少させる効果を有する。
このことはフォーミング過程の信頼性を改善し、かつフ
ォーミング段階の前にメモリを他の電子回路へ集積化す
ることを可能とする利点を有し、後者の利点はこのよう
な素子の大規模集積化には重要な要件である。加えて、
フォーミング電圧がスイツヂング閾値より小さい時には
、適切なスイッチ極性の印加が素子形成に十分であり、
多分コストのかかる別個のフォーミング段階の必要性を
除去できる。
従って本発明の他の側面によると、前述の半導体層構造
体に１５Ｖ以下の、１０Ｖ以下が望ましい、２−７ｖの
範囲が望ましいフォーミング電圧を与える段階を含むメ
モリ素子の準備法が提供される。
他の面によると、電導基板と、ｉ、ｐ、ｎへ′４ｊ′モ
ルファス又は微結晶半導体月利から選択した少なくとも
２つの異なる層と、前記５￥なる２層間に配置された別
のアモルファス又は微結晶半導体材料のｄ型層とを含む
半導体構造体への１５Ｖ以下の電圧の印加により形成さ
れるメモリ素子が提供される。
（実施例） 例　１ １ＴＯ（インジウム・すず酸化物）塗イ■＋ガラス基板
が円筒形反応室内部の温度可変基板に置かれた。室は１
０’ｔｏｏｒ（１、３ｘ　１０−２Ｐａ　）まで排気さ
れ、基板は２５０℃まで加熱された。純粋シラン気体が
制御された連続流で反応室へ入れられ、圧力を０．１　
ｔＯｒｒ　（１３Ｐ　ａ　）とした。系が安定した後水
素気体への１％容積比ジボラン混合物がシランに添加さ
れ１０−３のジボラン／シラン容積比を与える。無線周
波発生器から反応室内部の容量板装置を励起することに
Ｊ：リグロー放電を開始する。これによりボロンを含む
ｎ型アモルファス・シリコンが気体相からＩ　Ｔｏｉｌ
布ガラメガラスされる。２分後無線周波電力、とジボラ
ン流は停止し、基板ホルダは１００℃まで冷却される。
この湿度で７秒間グロー放電がシラン中に発生し、これ
により５ＩＨ２，５１１−１３を含むＳｉ：Ｈ（すなわ
ちｄ層）が蒸着される。基板ホルダは再び２５０℃まで
加熱され、グロー放電が再開して未ドープＳｉ　：Ｈ層
を作成する。１０分後、水素中の１％容積比ボスフィン
を反応室へ添加し、１０−３のホスフィン対シラン容積
比を与え、さらに４分間成長が続く。これにより燐を含
むｎ型アモルファス・シリコンをｉ型材の上部に蒸着す
る。
この段階で放電は消滅し、ホスフィン流は停止し、シラ
ン流下で素子は冷却される。素子が室温まで冷却すると
、反応室から取外され、真空コータに入れられて直径１
ｍｍのいくつかのアルミニウム・スポットが素子表面に
蒸着される。
完全な構造体は第１図に図示され、ここで１はガラス基
板、２はＩＴＯの層、３はｐ型シリコンの層、４はｄ層
、５は１型の層、６はｎ型の層、７はアルミニウム・ス
ポットを表わＦＪ’、Ｄ層は約２００人（２０ｎｍ）厚
、ｎｌＪは約３００人（３０ｎｍ）厚、ｉ層は１０００
人（１００１１ｍ）　ＦＪテｈル。
ｄ層は平均約１０人（１ｎｍ）と見積れるが、これはｄ
層が連続で成長速度が厚いフィルムで観測されたものと
等しいと仮定しており、実際にはｄ層は非常に変化する
厚さの不連続フィルムである、。
素子をカーブ・トレーサへ入れてその電圧／電流特性を
試験する。最初これは第２図に示す形のものである。次
いで２　／２ｖの逆バイアス電圧を素子に印加する。こ
の段階は素子を第３図に示すような特性のメモリ（スイ
ッチング）素子へ「条件づける」。２が７より正の時素
Ｔは順方向バイアスされる。
゛−第３図のカーブＡとＢはオフ状態にある素子を図示
している。負バイアスの印加（カーブＡ）は電導状態に
何の影響も与えず、順方向バイアス（カーブＢ）の印加
は素子を約２Ｖで中間電導状態（カーブＣ）ヘスイツチ
させる。さらに順方向バイアスをかけると素子はついに
そのオン状態（カーブＤ）ヘスイツチする。従来のブレ
ークダウン、例えばアバランシュ・ブレークダウンを引
起す値以下の全ての値に対して順方向電圧はこれ以上電
導状態に影響を与えない。５Ｖの電位に到達するまで負
バイアスの印加は素子をオン状態（カーブＥ）にしてお
くが、一旦５Ｖに達Ｊると血ちにオフ状態（カーブＡ）
ヘスイップする。この事象列は繰返し可能で、オンーオ
フ電導度又はスイッチング・レベルには変化がない。
素子のオン電導度は約１６０オーム、オフ電導度は５０
０．にオーム以上で、３０００以上のオン・オフ比を与
える。
比較すると、ｄ層なしで同じように成長さゼた同じ厚さ
の素子は相当高いフォーミング電圧と、より高い電導度
のオフ状態の結果としての３０−１００程度のオン・オ
フ比しか得られない。加えて、高いフォーミング電圧は
しばしばメモリの即時破壊を生じ、従ってフォーミング
の成功は素子の１０％のみであり、Ｃ１を含む構造体の
殆んど１００％と対比される。
例　２ プラズマの非一様性により非一様成長速度が生じた区域
にＩＴＯ塗布ガラスを憤千に配置することを除いて、例
１と同様に素子を用ｇ＜　＝Ｊる。これｔま全層にある
範囲の厚さの材料を伯成し、この上にアルミニウム・ド
ツトのパターンを蒸着して変化する厚さの一連の素子を
与える。
各素子がメモリ状態に条件づ【プられ、各場合のフォー
ミング電圧の記録を取る。この実験の結果は×により記
された第４図に示され、明らかにフォーミング電圧の厚
さ依存性を示している。カーブＡは観測点の最良フィツ
トを表わしている。
比較試験Ａ 比較試験では、ｄ層の蒸着段階を除いては例２と同様に
した本発明によらない素子が釣られ試験された。結果は
丸で記した第４図に示しである。
ノＪ−ブＢはカーブＢによるこれらの点の最良フィツト
を表わしている。
ｄ層を有する厚い素子に見出されるフＡ−ミングミ圧の
増加は素子の厚さではなくｄ層の厚さに関係しているも
のと考えられる。試験した厚い素子では全ての層が厚い
層を有している。２０００人（２００ｎｍ）以上の厚さ
の素子のｄ層の平均厚は約１３人（１，３面ｍ）より大
きいものと考えられる。ｄ層厚が過大でなければ、上記
したものより厚い素子でもフォーミング電圧の減少が得
られる。
【図面の簡単な説明】
本発明は例と添附図面の第１図から第４図を参照して説
明され、第１図は層構造体の図面であり、第２図及び第
３図はフォーミング前後の構造体の電圧／電流特性を図
示し、第４図は多数の構造体のフォーミング電圧に対す
る全体厚のプロットである。 符号の説明 １・・・基板、２・・・ＩＴＯ層、３・・・ｐ型層、４
・・・ｄ層、５・・・ｉ型層、６・・・ｎ型層。 代理人　浅　村　皓 ・４−１面の浄書（内容に変更なし） ＦＩＧ、　７ （Ａン　゛コイ′；霧シ５１、ｂぐ　ミー事Ｌ手続補正
書（睦〕 昭和６Ｉｌ）年２月２１０ 特許庁長官殿 １、事件の表示 昭和６０年特許願第　４８３５　号 ２、発明の名称 半導体素子 ３、補正をする者 事１′１、との関係　１、？作出願人 ４、代理人 ５、補正命令の日付 昭和　年　月　口 手続補正書（方式） ％式％ １、事件の表示 昭和１０年特許願第４８３≦−号 ２、発明の名称 ＃落体素手 ３、補正をする者 事件との関係　特許出願人 住　所 ５、補正命令の日付 昭和７０年４月３０日 ６、補正により増加する発明の数 ７、補正の対象

Claims (1)

  1. 【特許請求の範囲】 （１）　電導基板と、１１ｐ及びｎ型アモルファス又は
    微結晶半導体材料から選択した少なくとも、２つの電導
    型の異なる層と、前記責なる２層の間に配置されたアモ
    ルファス又は微結晶半導体材料の別のｄ層とを含む半導
    体構造体。 （２）　特許請求の範囲第１項記載の半導体構造体にお
    いて、前記半導体材料が基本的に周期率表の第１Ｖ族元
    素から構成される半導体構造体。 （３）特許請求の範囲第２項記載の半導体構造体におい
    て、前記半導体材料がシリコンである半導体構造体。 （４）　特許請求の範囲第１項ないし第３項のいずれか
    １つに記載の半導体構造体において、前記のｄ層が５人
    ないし１２人の平均厚さを右する半導体構造体。 （５）　特許請求の範囲第１項ないし第４項のいずれか
    １つに記載の半導体ｆＳ構造体おいＣ、フォーミング電
    圧が印加される前記の構造体の全体厚さが５０００Å以
    下である半導体構造体。 （６）　特許請求の範囲第５項記載の構造体を含／υで
    成る半導体素子において、フォーミンク電圧が印加され
    る前記構造体の全体厚さが２０００Å以下である半導体
    素子。 （７）　特許請求の範囲第１項から第６項のいずれが１
    つに記載の半導体構造体または素子にＪ３いて、前記ｄ
    層は、１２人より大きくない平均厚さの層として与えら
    れた時ｄ層がないこと以外は同一の素子のフォーミング
    電圧の６０％以下のフォーミング電圧の素子を与える材
    料から形成されている半導体素子。 （０）　特許請求の範囲第１項から第７項のいずれが１
    つに記載の半導体構造体または素子にＪ５いて、前記ｄ
    層は１５０℃以下の基板温度でグロー放電を用いてアモ
    ルファス・シリコンを蒸着することにより作られる半導
    体素子。 （９）　電導基板と、；、ｐ及びｎ型アモルファス又は
    微結晶半導体材から選択した少なくとも２つの電導型の
    異なる層と、前記異なる２層の間に配置されたアモルフ
    ァス又は微結晶半導体材の別のｄ層とを含む半導体構造
    体に１．５Ｖ以下のフォーミング電圧を受けさせること
    により作られるメモリ素子。 ＩＩＩ）　特許請求の範囲第９項記載のメモリ素子にお
    いて、前記フォーミング電圧が１０Ｖ以下であるメモリ
    素子。
JP60004835A 1984-01-13 1985-01-14 半導体素子 Pending JPS60220962A (ja)

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