JPH0345554B2 - - Google Patents
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- Publication number
- JPH0345554B2 JPH0345554B2 JP56186316A JP18631681A JPH0345554B2 JP H0345554 B2 JPH0345554 B2 JP H0345554B2 JP 56186316 A JP56186316 A JP 56186316A JP 18631681 A JP18631681 A JP 18631681A JP H0345554 B2 JPH0345554 B2 JP H0345554B2
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- discharge
- insulating film
- silicon layer
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明はMOS型トランジスタの製造方法に関
するものであり、ゲート絶縁膜を水素プラズマ衝
撃から守り、性能指数の高いMOS型トランジス
タを得ることを目的とする。
するものであり、ゲート絶縁膜を水素プラズマ衝
撃から守り、性能指数の高いMOS型トランジス
タを得ることを目的とする。
原子結合対の不完全性を補うためにその組成中
に数％程度の水素を含む非晶質シリコンは低温形
成が可能なこと、大面積化が容易なことなどの理
由により太陽電池として注目されている。しかし
ながら単結晶シリコンと比較すると自由電子の移
動度が0.1〜１cm2／V.secと３桁以上小さいため単
結晶シリコンを用いた場合ほどすぐれた性能のト
ランジスタは得られない。それでも高速動作や大
きな電流を必要としない、例えば液晶セルと組み
合わせることによつて画像表示装置を構成する
MOS型トランジスタのスイツチングアレイを得
ることは可能である。
に数％程度の水素を含む非晶質シリコンは低温形
成が可能なこと、大面積化が容易なことなどの理
由により太陽電池として注目されている。しかし
ながら単結晶シリコンと比較すると自由電子の移
動度が0.1〜１cm2／V.secと３桁以上小さいため単
結晶シリコンを用いた場合ほどすぐれた性能のト
ランジスタは得られない。それでも高速動作や大
きな電流を必要としない、例えば液晶セルと組み
合わせることによつて画像表示装置を構成する
MOS型トランジスタのスイツチングアレイを得
ることは可能である。
第１図、第２図はこのような用途のために開発
された従来の非晶質シリコンMOS型トランジス
タの断面図である。まず第１図において１は絶縁
性基板、例えばガラス板で２はゲート電極となる
第１の金属層である。３はゲート絶縁膜でSiO2
またはSi3N4などがプラズマ堆積またはCVD（化
学気相堆積）による熱分解で被着される。４は非
晶質シリコン層で膜厚は2000〜5000Åに選ばれ、
不純物の添加は不要である。５，６はソース・ド
レイン電極となる第２の金属層でオフセツトゲー
ト構造とならぬようにゲート２と一部重なりあう
ように被着形成される。
された従来の非晶質シリコンMOS型トランジス
タの断面図である。まず第１図において１は絶縁
性基板、例えばガラス板で２はゲート電極となる
第１の金属層である。３はゲート絶縁膜でSiO2
またはSi3N4などがプラズマ堆積またはCVD（化
学気相堆積）による熱分解で被着される。４は非
晶質シリコン層で膜厚は2000〜5000Åに選ばれ、
不純物の添加は不要である。５，６はソース・ド
レイン電極となる第２の金属層でオフセツトゲー
ト構造とならぬようにゲート２と一部重なりあう
ように被着形成される。
第２の金属層５，６は非晶質シリコン層４とオ
ーミツク接触を形成せねばならず、その材質は
Al、Ni−Cr合金などに限定される。第１の金属
層２は仕事関数の差による非晶質シリコンMOS
型トランジスタのしきい値VTの変化はあるもの
の制約は緩く、もちろん第２の金属層５，６と同
じ材質で差支えない。第１、第２の金属層の膜厚
は2000Å以上であれば十分である。
ーミツク接触を形成せねばならず、その材質は
Al、Ni−Cr合金などに限定される。第１の金属
層２は仕事関数の差による非晶質シリコンMOS
型トランジスタのしきい値VTの変化はあるもの
の制約は緩く、もちろん第２の金属層５，６と同
じ材質で差支えない。第１、第２の金属層の膜厚
は2000Å以上であれば十分である。
前記構成の従来のMOS型トランジスタは次の
ような欠点があつて、水素化された非晶質シリコ
ン層４はシラン系ガス例えばシランやジシランの
グロー放電またはアーク放電によつて堆積するの
が一般的である。場合によつてはアルゴンガスに
水素ガスを混入したシリコンのスパツタによつて
堆積することも可能であるが、これらの堆積方法
ではいずれも大量の水素プラズマが反応室内に存
在し、堆積初期にゲート絶縁膜３が水素プラズマ
衝撃を受けることは避けられない。水素プラズマ
は還元作用も強くゲート絶縁膜は組成比が変動し
たり、空孔が形成されて固定電荷が発生し、
MOS型トランジスタのしきい値VTの制御が困難
となる。水素プラズマ衝撃が甚だしい場合にはゲ
ート絶縁膜３にピンホールが形成されて著しく歩
留を下げることも稀ではない。ピンホールの発生
を抑制するためにはゲート絶縁膜３の膜厚を厚く
すればよく、例えば5000Åに選ばれる。そうする
とMOS型トランジスタの相互コンダクタンスは
低下するので移動度の小さい非晶質シリコンでは
致命的な制約となる。
ような欠点があつて、水素化された非晶質シリコ
ン層４はシラン系ガス例えばシランやジシランの
グロー放電またはアーク放電によつて堆積するの
が一般的である。場合によつてはアルゴンガスに
水素ガスを混入したシリコンのスパツタによつて
堆積することも可能であるが、これらの堆積方法
ではいずれも大量の水素プラズマが反応室内に存
在し、堆積初期にゲート絶縁膜３が水素プラズマ
衝撃を受けることは避けられない。水素プラズマ
は還元作用も強くゲート絶縁膜は組成比が変動し
たり、空孔が形成されて固定電荷が発生し、
MOS型トランジスタのしきい値VTの制御が困難
となる。水素プラズマ衝撃が甚だしい場合にはゲ
ート絶縁膜３にピンホールが形成されて著しく歩
留を下げることも稀ではない。ピンホールの発生
を抑制するためにはゲート絶縁膜３の膜厚を厚く
すればよく、例えば5000Åに選ばれる。そうする
とMOS型トランジスタの相互コンダクタンスは
低下するので移動度の小さい非晶質シリコンでは
致命的な制約となる。
第２図に示す従来のMOS型トランジスタにお
いてはその構成より明らかなようにゲート絶縁膜
３の被着形成が島状の非晶質シリコン層４の形成
後になされるために水素プラズマ衝撃を受けるこ
とはない。しかしながら、ゲート絶縁膜３の堆積
時に非晶質シリコン層４から水素が離脱して非晶
質シリコン層４の膜質が劣化する現象を避けるた
めには堆積時の温度を300℃以下にせねばならな
い。このような低温で形成されるゲート絶縁膜は
反応が不安定で組成比の変動を逃れることができ
ない。なお第１図のMOS型トランジスタの構造
においては堆積時もしくは堆積後の熱処理におい
て絶縁性基板１の軟化点、例えばガラス板であれ
ば600℃まで加熱できるので明らかに組成比の変
動は少ないのであるが、先述したように水素プラ
ズマの衝撃によつて組成比が変動してしまう。
いてはその構成より明らかなようにゲート絶縁膜
３の被着形成が島状の非晶質シリコン層４の形成
後になされるために水素プラズマ衝撃を受けるこ
とはない。しかしながら、ゲート絶縁膜３の堆積
時に非晶質シリコン層４から水素が離脱して非晶
質シリコン層４の膜質が劣化する現象を避けるた
めには堆積時の温度を300℃以下にせねばならな
い。このような低温で形成されるゲート絶縁膜は
反応が不安定で組成比の変動を逃れることができ
ない。なお第１図のMOS型トランジスタの構造
においては堆積時もしくは堆積後の熱処理におい
て絶縁性基板１の軟化点、例えばガラス板であれ
ば600℃まで加熱できるので明らかに組成比の変
動は少ないのであるが、先述したように水素プラ
ズマの衝撃によつて組成比が変動してしまう。
このように従来のMOS型トランジスタの製造
方法においてはゲート絶縁膜の組成比が変動する
要因を含んでいるために非晶質シリコンMOS型
トランジスタのしきい値電圧VTを制御すること
は極めて困難であつた。
方法においてはゲート絶縁膜の組成比が変動する
要因を含んでいるために非晶質シリコンMOS型
トランジスタのしきい値電圧VTを制御すること
は極めて困難であつた。
本発明はこのような従来の欠点を除去するため
になされたものであり、その要点は水素プラズマ
衝撃を避けるための保護膜の導入にあり、第３図
とともに本発明の実施例におけるMOS型トラン
ジスタの製造方法について説明する。
になされたものであり、その要点は水素プラズマ
衝撃を避けるための保護膜の導入にあり、第３図
とともに本発明の実施例におけるMOS型トラン
ジスタの製造方法について説明する。
なお、第３図において従来例を示す部分と同様
の部分には同一番号を付している。
の部分には同一番号を付している。
第３図に示すように絶縁性基板１上にゲート電
極となる第１の金属層２を選択的に被着形成後ゲ
ート絶縁膜３を全面に被着する。その被着方法は
先述した通りで膜厚は1000Å程度でよい。好まし
くは絶縁性基板１の軟化点までの加熱によりゲー
ト絶縁膜の膜質を高めた後に非晶質シリコン層４
ａ，４ｂの堆積を行なう。この非晶質シリコン層
の被着方法は水素ガスプラズマによるシランガス
のグロー放電分解またはアーク放電分解が用いら
れる。アルゴンなどに水素ガスを添加したスパツ
タガスを用いて、シリコンをスパツタ蒸着しても
よい。グロー放電の場合、例えばHeベースの20
％SiH4ガスを用い、圧力1Torr、流量300SCCM
の時高周波電力密度40ｍｗ／cm2では堆積速度１〜
２Å／secが得られる。堆積を開始してから非晶
質シリコン層が100〜500Å程成長するまでは放電
電力を約1/10に低下して堆積を行ない第１の非晶
質シリコン層４ａとし、その後上記した条件で堆
積を継続して2000〜5000Åの第２の非晶質シリコ
ン層４ｂを得る。その後第１および第２の非晶質
シリコン層を島状に残して４とし、第２の金属層
によるソース・ドレイン電極５，６が島状の非晶
質シリコン層４上に選択的に被着形成されて非晶
質シリコンMOS型トランジスタが完成する。
極となる第１の金属層２を選択的に被着形成後ゲ
ート絶縁膜３を全面に被着する。その被着方法は
先述した通りで膜厚は1000Å程度でよい。好まし
くは絶縁性基板１の軟化点までの加熱によりゲー
ト絶縁膜の膜質を高めた後に非晶質シリコン層４
ａ，４ｂの堆積を行なう。この非晶質シリコン層
の被着方法は水素ガスプラズマによるシランガス
のグロー放電分解またはアーク放電分解が用いら
れる。アルゴンなどに水素ガスを添加したスパツ
タガスを用いて、シリコンをスパツタ蒸着しても
よい。グロー放電の場合、例えばHeベースの20
％SiH4ガスを用い、圧力1Torr、流量300SCCM
の時高周波電力密度40ｍｗ／cm2では堆積速度１〜
２Å／secが得られる。堆積を開始してから非晶
質シリコン層が100〜500Å程成長するまでは放電
電力を約1/10に低下して堆積を行ない第１の非晶
質シリコン層４ａとし、その後上記した条件で堆
積を継続して2000〜5000Åの第２の非晶質シリコ
ン層４ｂを得る。その後第１および第２の非晶質
シリコン層を島状に残して４とし、第２の金属層
によるソース・ドレイン電極５，６が島状の非晶
質シリコン層４上に選択的に被着形成されて非晶
質シリコンMOS型トランジスタが完成する。
ここで従来例である第１図に示したMOS型ト
ランジスタの製造方法と本発明による第３図に示
したMOS型トランジスタの製造方法との差異を
考察してみると、本発明においては第１の非晶質
シリコン層４ａを堆積するときに放電電力を低下
して水素プラズマの密度および加速エネルギを減
少させている点に特徴がある。水素をほとんど含
有しない第１の非晶質シリコン層４ａは反応雰囲
気中に大量の水素プラズマを含む第２の非晶質シ
リコン層４ｂの堆積時に保護膜としてゲート絶縁
膜３を水素ガスプラズマ衝撃から保護するととも
に一部水素化される。このためゲート絶縁膜３を
劣化させることなく均質な非晶質シリコン層４を
形成することが可能となつた。このことは非晶質
シリコン層の移動度を増すために大量の水素ガス
を添加して非晶質シリコンを微結晶化させる場合
において特に著しい効果をもたらす。なぜならば
この場合には放電電力も増加させて堆積させるた
めに水素ガスプラズマの密度も活性力も極めて強
くなるからである。
ランジスタの製造方法と本発明による第３図に示
したMOS型トランジスタの製造方法との差異を
考察してみると、本発明においては第１の非晶質
シリコン層４ａを堆積するときに放電電力を低下
して水素プラズマの密度および加速エネルギを減
少させている点に特徴がある。水素をほとんど含
有しない第１の非晶質シリコン層４ａは反応雰囲
気中に大量の水素プラズマを含む第２の非晶質シ
リコン層４ｂの堆積時に保護膜としてゲート絶縁
膜３を水素ガスプラズマ衝撃から保護するととも
に一部水素化される。このためゲート絶縁膜３を
劣化させることなく均質な非晶質シリコン層４を
形成することが可能となつた。このことは非晶質
シリコン層の移動度を増すために大量の水素ガス
を添加して非晶質シリコンを微結晶化させる場合
において特に著しい効果をもたらす。なぜならば
この場合には放電電力も増加させて堆積させるた
めに水素ガスプラズマの密度も活性力も極めて強
くなるからである。
なお、第１図に示したMOS型トランジスタの
製造方法において非晶質シリコン層４をCVDま
たは真空蒸着によつて被着した後に水素プラズマ
処理によつて水素化を行ない膜質の向上を計る手
法も知られている。しかしこの手法では水素化が
表面から指数関数的に減少して形成されるために
MOS型トランジスタのチヤネルを構成する底部、
すなわちゲート絶縁膜との境界面付近において局
在準位密度を低くすることができずトランジスタ
特性にヒステリシスが伴なうので、ゲート絶縁膜
３に良質なものが得られてもやはり実用とはなら
ない欠点がある。
製造方法において非晶質シリコン層４をCVDま
たは真空蒸着によつて被着した後に水素プラズマ
処理によつて水素化を行ない膜質の向上を計る手
法も知られている。しかしこの手法では水素化が
表面から指数関数的に減少して形成されるために
MOS型トランジスタのチヤネルを構成する底部、
すなわちゲート絶縁膜との境界面付近において局
在準位密度を低くすることができずトランジスタ
特性にヒステリシスが伴なうので、ゲート絶縁膜
３に良質なものが得られてもやはり実用とはなら
ない欠点がある。
以上述べたように本発明のMOS型トランジス
タの製造方法においてはゲート絶縁膜の組成比の
変動や破壊が抑止されるため、相互コンダクタン
スの向上と、しきい値電圧VTの均一性と、歩留
りにおいて優れた効果が得られる。
タの製造方法においてはゲート絶縁膜の組成比の
変動や破壊が抑止されるため、相互コンダクタン
スの向上と、しきい値電圧VTの均一性と、歩留
りにおいて優れた効果が得られる。
第１図および第２図は従来のMOS型トランジ
スタの製造方法を説明するための断面図、第３図
は本発明の一実施例によるMOS型トランジスタ
の製造方法を説明するための断面図を示す。 １……絶縁性基板、２……ゲート電極、３……
ゲート絶縁膜、４……非晶質シリコン層、５，６
……ソース・ドレイン電極。
スタの製造方法を説明するための断面図、第３図
は本発明の一実施例によるMOS型トランジスタ
の製造方法を説明するための断面図を示す。 １……絶縁性基板、２……ゲート電極、３……
ゲート絶縁膜、４……非晶質シリコン層、５，６
……ソース・ドレイン電極。
Claims (1)
- １ 絶縁性基板上に第１の金属層をゲート電極と
して選択的に形成する工程と、前記第１の金属層
上に絶縁性膜を形成する工程と、シラン系ガスの
グロー放電分解またはアーク放電分解、または水
素ガスを添加したガスを用いてシリコンをスパツ
タリングすることによつて前記絶縁性膜上に非晶
質シリコン層を選択的に形成するにあたり、前記
グロー放電、アーク放電またはスパツタリングの
放電電力を放電初期は小とし、その後の放電期間
は大とするステツプ状の放電により膜形成を行う
工程と、前記第１の金属層と重なりを有するよう
に前記非晶質シリコン層上にソース・ドレイン電
極として第２の金属層を選択的に形成する工程と
を有することを特徴とするMOS型トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186316A JPS5886776A (ja) | 1981-11-19 | 1981-11-19 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186316A JPS5886776A (ja) | 1981-11-19 | 1981-11-19 | Ｍｏｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886776A JPS5886776A (ja) | 1983-05-24 |
| JPH0345554B2 true JPH0345554B2 (ja) | 1991-07-11 |
Family
ID=16186194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186316A Granted JPS5886776A (ja) | 1981-11-19 | 1981-11-19 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886776A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159873A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタおよびその製造方法 |
| JP2937318B2 (ja) * | 1988-02-25 | 1999-08-23 | 富士通株式会社 | アモルファスシリコン薄膜トランジスタ |
| JP2009105390A (ja) | 2007-10-05 | 2009-05-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1981
- 1981-11-19 JP JP56186316A patent/JPS5886776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5886776A (ja) | 1983-05-24 |
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