JPS60220976A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はＭＥＳＦＥＴなどの半導体装置の製造方法に
係り、特に半導体基体上の微小ダートや半導体基体上に
微小孔を有する層を形成する製造方法に関する。

〔発明の技術的背景とその問題点〕

半導体装置の製造方法には種々のものがある。

これらの方法の多くは、種々の材料からなる層の付着の
繰り返し、およびそれに続く少なくともいくつかの部分
の除去からなっている。多くの場合、これらの工程の中
の１つには、基体もしくは層あるいはこれらの上に既に
形成されている形成物上のフォトレノスト層の利用が含
まれる。このフォトレジスト層は選択された領域に露光
がなされ、感光領域が除去される。さらに感光領域の除
去にょシ露出した領域やフォトレジスト層の残シの領域
上への引き続く層の利用が含まれる。しかしながら、こ
のよう々工程では寸法の限界が存在することが知られて
いる。

この限界はほぼ１ミクロンであシ、現行のマスク技術を
使用した場合、いかに正確にフォトレジスト層の所望の
領域を露光したり、露光がら保護できる保証があったと
しても、基体の支持表面の平面で考えた少なくとも１つ
の寸法で半ミクロンよりも小さい大きさの領域のフォト
レジスト層を露光、もしくは露光せずに残すことはほと
んど不可能である。

ＭＥＳＦＥＴなどの半導体装置では、小さな大きさのダ
ートは大きなものよシも高周波、低雑音動作に適してお
り、このような半導体装置の製造分野ではダートコンタ
クトを半ミクロン以下、例えば０，２ないし０，２５ミ
クロンの領域に形成する要求がある。このような微小ダ
ートは従来のエレクトロンビームリソグラフ技術を用い
れば形成できなくはないが、大変困難であり、かつ高価
な製造装置を必要とするので、この技術で製造された半
導体装置も高価となる欠点がある。

〔発明の目的〕 従って、この発明の１つの目的は、エレクトロンビーム
リソグラフ法が持つ欠点が存在せず、半導体基体に微小
ダートを形成する半導体装置の製造方法を提供すること
にある。

この発明の他の目的は、標準の装置が使用でき、かつ安
価に上記微小ダートを形成することができる半導体装置
の製造方法を提供することにある。

この発明のさらに他の目的は、比較的簡単な工程で、し
かも優秀な結果を達成することができる半導体装置の製
造方法を提供することにある。

〔発明の概要〕

上記のような目的を達成するためこの発明の一実施例に
あっては、所望する位置に孔を有する支持表面の少なく
とも一部をフォトン・シスト層で被覆し、前記位置を覆
い、孔の所望の大きさを有するフォトレジスト層の区域
をマスクし、フォトレジスト層を過露光して前記マスク
した区域の大きさを所望の大きさに減少させるように露
光し、この減少した区域を囲む支持表面の領域からフォ
トレジスト層を除去し、少なくとも上記領域上に被覆層
を付着し、前記減少した区域を除去して孔を形成するよ
うにしている。

このような方法において、フォトレジスト層を過露光す
ることの有利な点は、マスクの寸法を約１ミクロン以下
に減少させることなしに、現存する標準のマスク技術を
使用して１ミクロン以下の微小孔を形成できることであ
る。すなわち、フォトレジスト層の過露光の期間、マス
クされた領域に関して、光による影響を受けない領域の
寸法は効果的に減少する。例えばマスクされた領域の寸
法は１ミクロン程度であり、過露光の後、光による影響
を受けないフォトレノスト材料の寸法は約０．２ミクロ
ンになるであろう。また、過露光の程度の制御により、
上記の寸法を決定することができる。過露光の効果を均
一にすることによシ、寸法の減少を除けば光の影響を受
けない領域の外形はマスクされた領域のそれに合わせる
ことができる。マスクは、過露光期間における寸法の減
少を予期した通常の光学的マスク形成技術によシ容易に
設計、生産および再生産することができる。このような
光学的マスク形成技術は、エレクトロンビーム技術を用
いたサブミクロンの線幅を持つマスクの形成よりも簡単
でしかも低価格である。

上記方法は、半導体基体上の微小ダートの製造方法に最
適である。すなわち、通常の技術により形成された孔の
内部に、スフ４ワタリング法。

気相からの被着法その他周知の方法によりダート電極も
しくは同様のダート材料を被着させることは容易だから
である。はとんどの場合、ダート材料から力る層は、孔
の内部に付着しているダート材料として被覆層上を覆っ
ている。そして孔を囲む領域からのダート材料の除去に
よりダートが形成されるものであり、この除去をこの発
明ではエツチングによって行なっている。

このエツチング技術は反応性イオン型のものでちる。こ
の場合、孔およびその付近に付着されているエツチング
材料を保護するため、孔およびその付近は露光されずに
残されたフォトレノスト層で覆われる。

多くの場合、基体と接近および接触するダート電極の領
域のみがサブミクロンの寸法を持つことが要求される。

他方、基体から離れた位置の領域は大きな寸法にされ、
このためダート電極は断面が実質的にきのこ状にされる
。この形状はダート電極の導電性の向上を図る上で必要
である。そして、このよう外形状は、エツチングの際に
、フォトレジストを孔のみではなくその付近も覆うよう
に残すことにより達成される。

しかしながら、これと同様の結果を次の方法により達成
することもできる。これはまず、孔およびその周囲のフ
ォトレジスト層を露光し、露光した部分を除去し、次に
孔およびその周囲にダート材料を付着させることにより
行なわれる。

次に残シのフォトレジストを孔の外側のダート材料とと
もに除去すれば、断面がきのこ状のダート電極を形成す
ることができる。

〔発明の実施例〕

以下図面を参照して実施例で詳細に説明する。

まず、第１図（、）〜（Ｃ）において、基体１は半導体
材料よりかり、ソース領域、ドレイン領域およびそれら
両者間のダート領域が異なった導電型のドープ領域によ
って形成されている。電気接続のため、ソースおよびド
レイン領域にはソース電極２とドレイン電極３が設・け
られ、それらは周知の方法でソースおよびドレイン領域
を覆って形成されている。その後、さらに両電極２゜３
０間にダート電極を基体上に形成する必要かある。ＭＥ
ＳＦＥＴの高周波、低雑音動作のためにはダート電極を
１ミクロンより小さい（サブミクロンのオーダー）大き
さにすることがＭＥＳＦＥＴ′の製造において重要であ
る。本発明においては、このサブミクロンのダートは次
のようにして得ることができる。

第１図（、）に破線で示すように、フォトレジスト層４
が基体１上に被着される。ソース電極２およびドレイン
電極３はその前に設けられている。次いでフォトレジス
ト層４０区域５は任意の通常の方法でマスクされる。マ
スクされた区域５の大きさはダート電−極の所望の大き
さよりも大きい。寸法についていえば、ソースおよびド
レイン電極２および３が予め設けられた基体１の支持表
面に平行な平面で考えた少なくとも１つの寸法を意味す
ることを理解すべきである。

しかしながら寸法という表現は１以上のそのようなディ
メンションが含まれる可能性もあることも強調しておく
。本実施例においては、マスクされた区域５の寸法は例
えば１ミクロンあるいはそれより若干大きい値である。

このような状況で通常の方法で所望の寸法のマスクされ
た区域５を得ることは比較的容易である。

区域５をマスクした後、フォトレジスト層４は露光され
、フォトレジストの過露光（０ｖｅｒ−ｘｐｏａｕｒｅ
　）を生じる。このフォトレノスト層４の過露光のため
にマスクされた区域５の下に位置スるフォトレノスト層
のマスク縁部に相当する部分においても露光が行なわれ
、それ故フォトレジスト層４の露光されない区域は所望
のサブミクロンの大きさに効果的に減少させることがで
きる。ついでフォトレノスト層４は現像され、その露光
された区域が除去される。それ数基体１上に残されたも
のはもとのフォトレジスト層４の現像された露光されな
かった部分６だけである。

次の製造工程で、第１図（ｂ）に示されているように、
例えば周知の蒸着技術を使用して基体１の支持表面に、
したがって、ソースおよびドレイン電極２および３を覆
って２酸化シリコンあるいは窒化シリコンの層を被着す
る。もちろん２酸化シリコンまたは窒化シリコンは残留
するフォトレジスト部分６の頂部にも付着する。それら
の被着層は図では符号７で示されている。

第１図（ｃ）に示すように、半導体装置製造の次の工・
程はフォトレジストの残っている部分６をその頂部の２
酸化シリコンまたは窒化シリコン部分と共に除去する工
程である。この残りの部分６のすぐ近くの場所から２酸
化シリコンまたは窒化シリコンが付加的に除去される可
能性はある。この除去は例えば通常のリフトオフ（１ｉ
ｆｔ−ｏｆｆ　）技術を用いて行なうことができる。除
去後、孔８が基体１の支持表面まで貫通して形成される
。フォトレジストの残った部分６の寸法は半ミクロン以
下であり、好ましくは０．２ガいし０．２５ミクロンの
範囲にあるから、孔８０寸法はそれと同じ大きさである
。

次に第２図（、）ないしくｃ）は、この発明の方法の別
の変形例として上述の工程に続いて行なわれるサブハー
フミクロンの大きさのダートの製造工程を示している。

第２図（、）に示すように、まず層７の表面に追加のフ
ォトレジスト層９を被着する。図示のようにフォトレジ
スト層づはまず連続した層として設けられる。次いで孔
８の露光された寸法より大きい寸法の区域１ｏだけが露
光され、他の部分は暗いように露光される。

現像後、フォトレジスト層９の露光された区域１０だけ
が除去され、その他のフォトレジスト層９は層７の上に
残る。

従って孔８と連通し、孔８よりも大きい寸法を持つ孔部
分がフォトレジスト層９の露光された区域１０の位置に
形成される。

その後、第２図（ｂ）に示すように基体１およびそれに
被着されている層７，９０表面にダート電極のメタライ
ゼイションが行なわれる。ダート電極の形成は周知の蒸
着またはお・やツタリングによって行われることができ
る。ダート電極の形成処理において、ダート電極１１は
孔８およびフォトレジスト層９の露光された区域１゜を
除去して形成された孔部分の一部に形成される。この孔
部分は孔８０寸法よりも太きいがら、ダート電極は断面
が図示のようにきのこ状である。このような形状は電気
伝導度の点から有利であることが認められる。ダート電
極の付着と同時にダート電極と遮断された層１２もまた
フォトレジスト層９の上面に付着される。

第２図（ｃ）はこの発明によって得られた半導体装置の
最終的な形態を示している。最終の半導体装置では層７
，９および層１２はもはや存在してい々い。それらの層
は、例えば、まずアセトンを使用してフォトレジストを
溶解し金属層１２をリフトオフし、稀フッ化水素酸を使
用してエツチングすることによっで層７を除去するよう
な周知の技術を使用して除去される。従って層７，９．
１２の除去後に残ったものはソース、ドレインおよびダ
ート電極２，３．１１をその上に備えた半導体基体１だ
けである。

第３図（、）ないしくｃ）は第１図（、）ないしくｃ）
で説明した工程に続いて行われる別の連続工程を示しテ
ィる。この工程では反応性イオンエツチング技術が使用
されている。同図（、）に示されるようにダート電極金
属層１２が直接２酸化シリコンまたは窒化シリコン層７
を覆って被着される。

これは例えば金属のスパッタリングまたは蒸着によって
行われる。金属層１２の被着中、金属は孔８中にも侵入
して孔８を実質上充填する。

それから、第３図（ｂ）に示されるようにフォトレジス
ト層１３が金属層１２を覆って被着され、露光されて、
フォトレジスト層１３のダートの上方の区域１４だけが
未露光で残される。未露光の区域１４０寸法は孔８０寸
法より大きい。

露光および現像後、フォトレジスト層１３の露光された
区域が除去され、フォトレジスト層１３の未露光区域１
４だけが孔８およびその近傍を覆うように層１２上に残
される。

その後、この中間製品すなわち、ソースおよびドレイン
電極２，３．２酸化シリコン等の層７、ダート金属層１
２およびフォトレノストの未露光の残った区域１４を有
する基体１は反応性イオンエツチングを受ける。これは
周知の技術であるから詳細な説明は省略する。この技術
はフォトレジストの未露光区域１４によって保護されて
いない領域からダート金属層１２を除去するものである
ことを説明すればそれで充分と考えられる。これはダー
ト金属層が孔８の中だけではなく層７の上にも未露光区
域１４によって保護されている部分に残されることを意
味している。その後２酸化シリコンまたは窒化シリコン
層７も例えば稀フッ酸によるＪ゛ツチングよって除去さ
れ、第３図（ｃ）に示されるような半導体装置が得られ
る。この装置は第２図（ｃ）の装置と非常によく類似し
た形態でちゃ、同様に基体１、ソースおよびドレイン電
極２，３およびそれらの間に配置されたダート電極１１
を備えている。孔８はサブハーフミクロン（％ミクロン
以下）の寸法であるから、ダート電極１１の下部はこの
場合にもそれに対応したサブハーフミクロンの大きさで
ある。他方、フォトレジストの未露光区域１４は孔８０
大きさより広い区域を覆っているから、ダート電極１１
の上部部分は所望の底部の寸法より大きな寸法となり、
この場合にも所望の実質上きのこ状の断面を有するダー
ト電極１１が得られる。

以上、特定の装置に関連して本発明を説明したが、この
説明は単なる例示に過ぎないものであって、特許請求の
範囲に記載された発明の目的および技術的範囲を制限す
るものではないことを明確に理解すべきである。

【図面の簡単な説明】

第１図は本発明の製造方法の製造工程の一例を断面図で
示し、第２図および第３図は第１図に続く工程の二側を
示す断面図である。 １・・・半導体基体、２・・・ソース電極、３・・・ド
レイン電極、４・・フォトレジスト、７・・・２酸化シ
リコン、８・・・孔、１１・・・ダート電極。 出願人代理人　弁理士　鈴　江　武　彦手続補正書鴎式
） １　ゴバ件の表示 特願昭６０−０００２６７号 ２　発明の名称 半導体装置の製造方法 ３、捕市をする者 ・１１件との関係　特許出願人 インターナショナル・スタンダード・エレクトリック・
コーポレイション４代理人 昭和６０年４月３０日

Claims (9)

【特許請求の範囲】
1. （１）　少なくとも所望のダート位置を含む半導体基体
   の支持表面の部分をフォトレジスト層で被覆し、前記ダ
   ート位置を覆い、ダートの所望の大きさより大きい大き
   さを有するフォトレジストの区域をマスクし、フォトレ
   ジスト層を過露光して前記マスクした区域の大きさを所
   望の大きさに減少させるように露光し、この減少した区
   域を囲む支持表面の領域からフォトレジスト層を除去し
   、少なくとも前記領域上に保護被覆を形成し、前記減少
   した区域を除去して前記保護被覆に孔を形成し、ダート
   材料を少なくとも前記孔に付着させることを特徴とする
   半導体装置の製造方法。
2. （２）前記保護被覆は、２酸化シリコンおよび窒化シリ
   コンの中から選択されたシリコン混合物の被着により形
   成するようにした特許請求の範囲第１項に記載の半導体
   装置の製造方法。
3. （３）前記保護被覆を形成する工程は、前記シリコン混
   合物層上にフォトレジスト層を被着し、前記減少した区
   域と少なくとも同じ広がシを持つ前記フォトレジスト層
   の領域に光を露光し、この領域から感光したフォトレジ
   ストを除去する工程をさらに含んでいる特許請求の範囲
   第２項に記載の半導体装置の製造方法。
4. （４）前記領域は前記減少した区域よシも大きな寸法に
   されている特許請求の範囲第３項に記載の半導体装置の
   製造方法。
5. （５）前記保護被覆を形成する工程は、前記領域にもダ
   ート材料を被着して断面が実質的にきのこ状のダートを
   得る工程を含んでいる特許請求の範囲第４項に記載の半
   導体装置の製造方法。
6. （６）前記除去する工程は、前記孔以外の７オトレジス
   ト材料をリフトオンする工程を含んでいる特許請求の範
   囲第１項に記載の半導体装置の製造方法。
7. （７）前記付着させる工程は、ダート材料を気体の状態
   で前記保護被覆および前記孔の内部に付着させる工程を
   含んでいる特許請求の範囲第１項に記載の半導体装置の
   製造方法。
8. （８）前記付着させる工程は、゛ゲート材料をスパッタ
   リング法によシ付着させる工程を含んでいる特許請求の
   範囲第１項に記載の半導体装置の製造方法。
9. （９）前記付着させる工程は、前記孔の内部および保護
   被覆の両方にダート材料を付着させる工程と、前記領域
   から保護被覆を取り除く工程とを含んでいる特許請求の
   範囲第１項に記載の半導体装置の製造方法。 ０Ｑ　前記保護被覆を取り除く工程は、少なくとも前記
   区域に抗エツチング部材を重ねる工程と、この抗エツチ
   ング部材の層の外側の領域をエツチングする工程を含ん
   でいる特許請求の範囲第９項に記載の半導体装置の製造
   方法。 Ｑｌ）　前記抗エツチング部材を重ねる工程は、前記減
   少した区域に合わせこの寸法よシも大きな寸法に抗エツ
   チング部材を重ねることにょって断面が実質的にきのこ
   状のダートを形成する工程を含んでいる特許請求の範囲
   第１０項に記載の半導体装置の製造方法。 に）前記エツチング工程は、反応性イオンエツチング法
   によシ行なわれる特許請求の範囲第１０項に記載の半導
   体装置の製造方法。 へ→　少なくとも所望の孔位置を含む半導体基体の支持
   表面の部分をフォトレジスト層で被覆し、前記孔位置を
   覆い、孔の所望の大きさよシ大きい大きさを有するフォ
   トレノストの区域をマスクし、フォトレジスト層を過露
   光して前記マスクした区域の大きさを所望の大きさに減
   少させるように露光し、この減少した区域を囲む支持表
   面の領域からフォトレジスト層を除去し、少なくとも前
   記領域に被覆層を形成し、前記減少した区域を除去して
   孔を形成することを特徴とする半導体装置の製造方法。