JPH10135239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10135239A JPH10135239A JP28651196A JP28651196A JPH10135239A JP H10135239 A JPH10135239 A JP H10135239A JP 28651196 A JP28651196 A JP 28651196A JP 28651196 A JP28651196 A JP 28651196A JP H10135239 A JPH10135239 A JP H10135239A
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- forming
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Abstract
(57)【要約】
【課題】 断面形状が略Ｔ型をなすゲート電極の高さを
十分に確保することができると共に、ゲート電極の微細
加工性をも確保し得る半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板１上に所定の感度差を有する
各レジスト膜２ａ，２ｂ，３及び４を層状に塗布形成し
た後、これらのレジスト膜に対して異なる露光量で電子
ビームを３回照射して夫々につき現像を行い開口寸法が
異なる開口部５，６及び７を形成し、金属材料８を蒸着
させた後リフトオフすることによって、頭部９ａと脚部
９ｂとの間に中間部９ｃを有する断面形状がＴ型のゲー
ト電極９を形成した後、その上に保護用絶縁膜を形成す
る。
十分に確保することができると共に、ゲート電極の微細
加工性をも確保し得る半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板１上に所定の感度差を有する
各レジスト膜２ａ，２ｂ，３及び４を層状に塗布形成し
た後、これらのレジスト膜に対して異なる露光量で電子
ビームを３回照射して夫々につき現像を行い開口寸法が
異なる開口部５，６及び７を形成し、金属材料８を蒸着
させた後リフトオフすることによって、頭部９ａと脚部
９ｂとの間に中間部９ｃを有する断面形状がＴ型のゲー
ト電極９を形成した後、その上に保護用絶縁膜を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、断面形状が略Ｔ型
をなすゲート電極を有する半導体装置の製造方法に関す
るものであり、その用途として、例えばＭＥＳＦＥＴ
（MEtal Semiconductor Field Effect Transistor ）や
ＨＥＭＴ（高電子移動度トランジスタ）及びこれらを用
いた集積回路であるＭＭＩＣ（Monolithic Microwave I
ntegrated Circuit ）等に用いられるショットキーゲー
トを有する半導体装置の製造方法がある。
をなすゲート電極を有する半導体装置の製造方法に関す
るものであり、その用途として、例えばＭＥＳＦＥＴ
（MEtal Semiconductor Field Effect Transistor ）や
ＨＥＭＴ（高電子移動度トランジスタ）及びこれらを用
いた集積回路であるＭＭＩＣ（Monolithic Microwave I
ntegrated Circuit ）等に用いられるショットキーゲー
トを有する半導体装置の製造方法がある。
【０００２】
【発明が解決しようとする課題】マイクロ波帯の信号増
幅に使用される半導体素子にあっては、高周波動作のた
めに有利なゲート長の短縮と低ゲート抵抗値とを両立し
得るＴ型ゲート電極を採用することが一般的となってい
る。このＴ型ゲート電極の形成後は、その表面に保護用
絶縁膜を成膜するものであるが、半導体基板表面からＴ
型ゲート電極の頭部までの高さが不足している場合に
は、両者間に保護用絶縁膜が充填された状態になるもの
であり、このような状態では両者間に空隙が存在する場
合に比して寄生容量が増加する。
幅に使用される半導体素子にあっては、高周波動作のた
めに有利なゲート長の短縮と低ゲート抵抗値とを両立し
得るＴ型ゲート電極を採用することが一般的となってい
る。このＴ型ゲート電極の形成後は、その表面に保護用
絶縁膜を成膜するものであるが、半導体基板表面からＴ
型ゲート電極の頭部までの高さが不足している場合に
は、両者間に保護用絶縁膜が充填された状態になるもの
であり、このような状態では両者間に空隙が存在する場
合に比して寄生容量が増加する。
【０００３】この寄生容量の増加を防ぐために、ゲート
電極の頭部までの高さを十分に確保すべく脚部を長くす
ると、ゲート電極におけるゲート長の決定に関わる部
分、即ち、脚部が半導体基板と接触する部分の幅寸法の
微細加工性が低下してしまう。また、ゲート電極の脚部
は、半導体基板との接合部が前記頭部との接合部よりも
短い形状に形成されるため、頭部と脚部との間で断線が
発生し易くなるという問題がある。
電極の頭部までの高さを十分に確保すべく脚部を長くす
ると、ゲート電極におけるゲート長の決定に関わる部
分、即ち、脚部が半導体基板と接触する部分の幅寸法の
微細加工性が低下してしまう。また、ゲート電極の脚部
は、半導体基板との接合部が前記頭部との接合部よりも
短い形状に形成されるため、頭部と脚部との間で断線が
発生し易くなるという問題がある。
【０００４】斯様な問題を解決する従来技術として、例
えば特開平５−１０９７７８号公報には、１回の電子ビ
ーム露光によって、レジスト層に底面部分より表面部分
が広がったテーパ形状の開口部を形成し、この開口部に
金属蒸着することによって形成される脚部の断面形状が
長方形となるように、即ち、半導体基板に対して脚部の
両辺が略垂直となるようにする技術が開示されている。
しかしながら、斯様な技術では、そのレジスト層の開口
部における底部寸法、即ちゲート長の再現性に問題があ
る。
えば特開平５−１０９７７８号公報には、１回の電子ビ
ーム露光によって、レジスト層に底面部分より表面部分
が広がったテーパ形状の開口部を形成し、この開口部に
金属蒸着することによって形成される脚部の断面形状が
長方形となるように、即ち、半導体基板に対して脚部の
両辺が略垂直となるようにする技術が開示されている。
しかしながら、斯様な技術では、そのレジスト層の開口
部における底部寸法、即ちゲート長の再現性に問題があ
る。
【０００５】また、特開平６−３０２６１７号公報に
は、Ｔ型ゲート電極の頭部と脚部との接合部分に、頭部
の幅よりも狭く脚部の幅よりも広い幅寸法を有する中間
部を形成する技術が開示されている。斯様な中間部を形
成することによって、Ｔ型ゲート電極の高さを十分に確
保した場合においても、前記接合部分の強度が確保でき
るようにしたものである。しかしながら、このもので
は、上記中間部と脚部との幅寸法を決定する現像工程を
一括して行っているため、寄生容量を増加させないよう
にレジスト膜厚を厚くしてゲート電極の脚部を長くする
と、やはりゲート長の決定に関わる部分の微細加工性の
低下が避けられない。
は、Ｔ型ゲート電極の頭部と脚部との接合部分に、頭部
の幅よりも狭く脚部の幅よりも広い幅寸法を有する中間
部を形成する技術が開示されている。斯様な中間部を形
成することによって、Ｔ型ゲート電極の高さを十分に確
保した場合においても、前記接合部分の強度が確保でき
るようにしたものである。しかしながら、このもので
は、上記中間部と脚部との幅寸法を決定する現像工程を
一括して行っているため、寄生容量を増加させないよう
にレジスト膜厚を厚くしてゲート電極の脚部を長くする
と、やはりゲート長の決定に関わる部分の微細加工性の
低下が避けられない。
【０００６】本発明は上記課題を解決するものであり、
その目的は、断面形状がＴ型をなすゲート電極の高さを
十分に確保することができると共に、ゲート電極の微細
加工性をも確保し得る半導体装置の製造方法を提供する
ことにある。
その目的は、断面形状がＴ型をなすゲート電極の高さを
十分に確保することができると共に、ゲート電極の微細
加工性をも確保し得る半導体装置の製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法によれば、第１の工程において、半導体基
板上に、夫々所定の感度を有する第１下層レジスト膜，
第２下層レジスト膜，中間層レジスト膜，上層レジスト
膜を順次塗布することにより一括して形成した後、第
２，第３及び第４の工程において夫々所定の条件で順次
露光及び現像を行うことにより、オーバーハング形状を
有する上層開口部，上層開口部よりも小なる開口寸法を
有する第２下層開口部及び第２下層開口部よりも小なる
開口寸法を有し半導体基板面まで達する第１下層開口部
を夫々形成する。そして、第５の工程において電極用金
属材料を蒸着した後、第６の工程において各層レジスト
膜を溶解して除去することにより、略Ｔ型の断面形状に
おける頭部と脚部との接合部分に中間部を有する形状の
ゲート電極が形成され、更に、第７の工程においてゲー
ト電極及び半導体基板上に保護用絶縁膜が形成される。
置の製造方法によれば、第１の工程において、半導体基
板上に、夫々所定の感度を有する第１下層レジスト膜，
第２下層レジスト膜，中間層レジスト膜，上層レジスト
膜を順次塗布することにより一括して形成した後、第
２，第３及び第４の工程において夫々所定の条件で順次
露光及び現像を行うことにより、オーバーハング形状を
有する上層開口部，上層開口部よりも小なる開口寸法を
有する第２下層開口部及び第２下層開口部よりも小なる
開口寸法を有し半導体基板面まで達する第１下層開口部
を夫々形成する。そして、第５の工程において電極用金
属材料を蒸着した後、第６の工程において各層レジスト
膜を溶解して除去することにより、略Ｔ型の断面形状に
おける頭部と脚部との接合部分に中間部を有する形状の
ゲート電極が形成され、更に、第７の工程においてゲー
ト電極及び半導体基板上に保護用絶縁膜が形成される。
【０００８】従って、第１の工程において各層レジスト
膜を一括して形成した後は、露光及び現像の単純な工程
を繰返して各開口部を形成し得る。そして、ゲート電極
の中間部及び脚部の断面幅寸法たる第２及び第１下層開
口部の開口寸法を決定する工程を別個に行うことによ
り、半導体装置のゲート電極を微細に加工することがで
きると共にゲート電極の高さも十分に確保し得るので、
保護用絶縁膜が形成された場合に、ゲート電極の頭部と
半導体基板との間に生じる寄生容量を低減することが可
能となる。
膜を一括して形成した後は、露光及び現像の単純な工程
を繰返して各開口部を形成し得る。そして、ゲート電極
の中間部及び脚部の断面幅寸法たる第２及び第１下層開
口部の開口寸法を決定する工程を別個に行うことによ
り、半導体装置のゲート電極を微細に加工することがで
きると共にゲート電極の高さも十分に確保し得るので、
保護用絶縁膜が形成された場合に、ゲート電極の頭部と
半導体基板との間に生じる寄生容量を低減することが可
能となる。
【０００９】請求項２記載の半導体装置の製造方法によ
れば、第１の工程において、半導体基板上に、夫々所定
の感度を有する下層レジスト膜，中間層レジスト膜，上
層レジスト膜を順次塗布することにより一括して形成し
た後、第２，第３及び第４の工程において夫々所定の条
件で順次露光及び現像を行うことにより、オーバーハン
グ形状を有する上層開口部，上層開口部よりも小なる開
口寸法を有する凹部及び凹部よりも小なる開口寸法を有
し半導体基板面まで達する下層開口部を夫々形成する。
そして、第５の工程において電極用金属材料を蒸着した
後、第６の工程において各層レジスト膜を溶解して除去
することにより、略Ｔ型の断面形状における頭部と脚部
との接合部分に中間部を有する形状のゲート電極が形成
され、更に、第７の工程においてゲート電極及び半導体
基板上に保護用絶縁膜が形成される。従って、レジスト
膜を１層分少なくすることができ、第１の工程をより簡
易にすることができる。
れば、第１の工程において、半導体基板上に、夫々所定
の感度を有する下層レジスト膜，中間層レジスト膜，上
層レジスト膜を順次塗布することにより一括して形成し
た後、第２，第３及び第４の工程において夫々所定の条
件で順次露光及び現像を行うことにより、オーバーハン
グ形状を有する上層開口部，上層開口部よりも小なる開
口寸法を有する凹部及び凹部よりも小なる開口寸法を有
し半導体基板面まで達する下層開口部を夫々形成する。
そして、第５の工程において電極用金属材料を蒸着した
後、第６の工程において各層レジスト膜を溶解して除去
することにより、略Ｔ型の断面形状における頭部と脚部
との接合部分に中間部を有する形状のゲート電極が形成
され、更に、第７の工程においてゲート電極及び半導体
基板上に保護用絶縁膜が形成される。従って、レジスト
膜を１層分少なくすることができ、第１の工程をより簡
易にすることができる。
【００１０】
（第１実施例）以下、本発明の第１実施例について図１
乃至図７を参照して説明する。図１乃至図７は、Ｔ型ゲ
ート電極を備えた半導体装置を製造する過程を示すその
摸式的な断面図である。その図１において、動作層が形
成されている半導体基板（以下、単に基板と称す）１上
には、高解像度の電子ビーム（ＥＢ）レジスト膜が以下
のようにして順次層状に塗布形成されている。
乃至図７を参照して説明する。図１乃至図７は、Ｔ型ゲ
ート電極を備えた半導体装置を製造する過程を示すその
摸式的な断面図である。その図１において、動作層が形
成されている半導体基板（以下、単に基板と称す）１上
には、高解像度の電子ビーム（ＥＢ）レジスト膜が以下
のようにして順次層状に塗布形成されている。
【００１１】先ず、比較的低感度の第１下層レジスト膜
２ａを例えば厚さ２５０ｎｍにて形成し、その第１下層
レジスト膜２ａ上に、第１下層レジスト膜２ａよりも高
感度である第２下層レジスト膜２ｂを例えば厚さ１５０
ｎｍにて形成する。次に、第２下層レジスト膜２ｂより
も高感度の中間層レジスト膜３を例えば厚さ３００ｎｍ
にて形成し、その中間層レジスト膜３よりも低感度であ
る上層レジスト膜４を例えば厚さ２５０ｎｍにて形成す
る（第１の工程）。
２ａを例えば厚さ２５０ｎｍにて形成し、その第１下層
レジスト膜２ａ上に、第１下層レジスト膜２ａよりも高
感度である第２下層レジスト膜２ｂを例えば厚さ１５０
ｎｍにて形成する。次に、第２下層レジスト膜２ｂより
も高感度の中間層レジスト膜３を例えば厚さ３００ｎｍ
にて形成し、その中間層レジスト膜３よりも低感度であ
る上層レジスト膜４を例えば厚さ２５０ｎｍにて形成す
る（第１の工程）。
【００１２】この場合、例えば第１下層レジスト膜２ａ
及び上層レジスト膜４としては、ポジ型ＥＢレジストと
して作用するポリメチルメタクリレート、第２下層レジ
スト膜２ｂ及び中間層レジスト膜３としては、ポリアル
キルメタクリレート系で上記ポリメチルメタクリレート
より高感度なレジストを用いる。
及び上層レジスト膜４としては、ポジ型ＥＢレジストと
して作用するポリメチルメタクリレート、第２下層レジ
スト膜２ｂ及び中間層レジスト膜３としては、ポリアル
キルメタクリレート系で上記ポリメチルメタクリレート
より高感度なレジストを用いる。
【００１３】次に、図２に示すように、第１回目の電子
ビーム照射により露光を行い、これに続く現像により上
層レジスト膜４及び中間層レジスト膜３に開口部（上層
開口部）５を形成する。例えばこの時の電子ビームの加
速電圧を２５ＫＶ，露光量を２０μＣ／ｃｍ２程度と
し、メチルイソブチルケトンとイソプロパノールの混合
液にて現像する（第２の工程）。この際、第２下層レジ
スト膜２ｂは、中間層レジスト膜３に比べ充分低感度の
ＥＢレジストを用いるため、再現性良く開口部５を形成
できる。
ビーム照射により露光を行い、これに続く現像により上
層レジスト膜４及び中間層レジスト膜３に開口部（上層
開口部）５を形成する。例えばこの時の電子ビームの加
速電圧を２５ＫＶ，露光量を２０μＣ／ｃｍ２程度と
し、メチルイソブチルケトンとイソプロパノールの混合
液にて現像する（第２の工程）。この際、第２下層レジ
スト膜２ｂは、中間層レジスト膜３に比べ充分低感度の
ＥＢレジストを用いるため、再現性良く開口部５を形成
できる。
【００１４】このような第２の工程が行われた場合、開
口部５の形状は、上層レジスト膜４と中間層レジスト膜
３との感度差によって、上層レジスト膜４部分の開口寸
法（例えば０．５〜０．８μｍ）が、中間層レジスト膜
３部分の開口寸法よりも若干小となることにより、上層
レジスト膜４が中間層レジスト膜３に対してオーバーハ
ングした形状となるように形成される。
口部５の形状は、上層レジスト膜４と中間層レジスト膜
３との感度差によって、上層レジスト膜４部分の開口寸
法（例えば０．５〜０．８μｍ）が、中間層レジスト膜
３部分の開口寸法よりも若干小となることにより、上層
レジスト膜４が中間層レジスト膜３に対してオーバーハ
ングした形状となるように形成される。
【００１５】続いて、図３に示すように、第２回目の電
子ビーム照射により露光した後に現像することにより、
第２下層レジスト膜２ｂに開口部（第２下層開口部）６
を、例えば開口寸法が０．３〜０．４μｍとなるように
形成する。尚、この時の露光量は、例えば１０μＣ／ｃ
ｍ２程度とし、メチルイソブチルケトンとイソプロパノ
ールの混合液にて現像する（第３の工程）。
子ビーム照射により露光した後に現像することにより、
第２下層レジスト膜２ｂに開口部（第２下層開口部）６
を、例えば開口寸法が０．３〜０．４μｍとなるように
形成する。尚、この時の露光量は、例えば１０μＣ／ｃ
ｍ２程度とし、メチルイソブチルケトンとイソプロパノ
ールの混合液にて現像する（第３の工程）。
【００１６】更に、図４に示すように、第３回目の電子
ビーム照射により露光した後、現像することにより基板
１の表面まで到達する開口部（第１下層開口部）７を第
１下層レジスト膜２ａに形成する（第４の工程）。この
時の露光量は、例えば２００μＣ／ｃｍ２または２ｎＣ
／ｃｍ程度として、メチルイソブチルケトンとイソプロ
パノールの混合液にて現像することにより、寸法０．１
５μｍ以下のゲート長を実現しうる開口寸法を得る。こ
の場合、電子ビームの加速電圧をより高くすれば、より
微細なゲート長も実現できると考えられる。
ビーム照射により露光した後、現像することにより基板
１の表面まで到達する開口部（第１下層開口部）７を第
１下層レジスト膜２ａに形成する（第４の工程）。この
時の露光量は、例えば２００μＣ／ｃｍ２または２ｎＣ
／ｃｍ程度として、メチルイソブチルケトンとイソプロ
パノールの混合液にて現像することにより、寸法０．１
５μｍ以下のゲート長を実現しうる開口寸法を得る。こ
の場合、電子ビームの加速電圧をより高くすれば、より
微細なゲート長も実現できると考えられる。
【００１７】上記のように第１下層レジスト膜２ａに開
口部７を形成した後、半導体装置の構造上必要であれ
ば、第１下層レジスト膜２ａをマスクとして基板１をエ
ッチングする。
口部７を形成した後、半導体装置の構造上必要であれ
ば、第１下層レジスト膜２ａをマスクとして基板１をエ
ッチングする。
【００１８】この後、図５に示すように、基板１上の開
口部７に臨む面及び各層レジスト膜２ａ，２ｂ，３，４
上に、電極用の金属材料８を蒸着する（第５の工程）。
続いて、半導体装置を溶液中に浸漬することにより、図
６に示すように、金属材料８の不要な部分を、残留して
いる各レジスト膜２ａ，２ｂ，３及び４と共に除去（リ
フトオフ）することにより、頭部９ａと脚部９ｂとの間
に、断面幅寸法が頭部９ａよりも小で且つ脚部９ｂより
も大となる中間部９ｃを有する略Ｔ型のゲート電極９が
形成される（第６の工程）。
口部７に臨む面及び各層レジスト膜２ａ，２ｂ，３，４
上に、電極用の金属材料８を蒸着する（第５の工程）。
続いて、半導体装置を溶液中に浸漬することにより、図
６に示すように、金属材料８の不要な部分を、残留して
いる各レジスト膜２ａ，２ｂ，３及び４と共に除去（リ
フトオフ）することにより、頭部９ａと脚部９ｂとの間
に、断面幅寸法が頭部９ａよりも小で且つ脚部９ｂより
も大となる中間部９ｃを有する略Ｔ型のゲート電極９が
形成される（第６の工程）。
【００１９】この際、前述のように、開口部５部分で
は、上層レジスト膜４が中間層レジスト膜３に対してオ
ーバーハングした形状を有しているため、ゲート電極９
と金属材料８の不要な部分とを確実に分離することが可
能となる。
は、上層レジスト膜４が中間層レジスト膜３に対してオ
ーバーハングした形状を有しているため、ゲート電極９
と金属材料８の不要な部分とを確実に分離することが可
能となる。
【００２０】ゲート電極９の形成後、図７に示すよう
に、保護用絶縁膜１０をゲート電極９及び基板１上に形
成する（第７の工程）。この図７において、頭部９ａと
基板１との間に空隙部１１が生じるように、予め図１で
レジスト膜塗布時に第１，第２下層レジスト膜２ａ，２
ｂの膜厚を絶縁膜の設計膜厚値を参考にして設定してお
く。斯様な空隙部１１を頭部９ａと基板１との間に設け
ることにより、両者間が誘電率の大なる保護用絶縁膜１
０によって満たされる場合に比して、ゲート電極９の寄
生容量は低減される。
に、保護用絶縁膜１０をゲート電極９及び基板１上に形
成する（第７の工程）。この図７において、頭部９ａと
基板１との間に空隙部１１が生じるように、予め図１で
レジスト膜塗布時に第１，第２下層レジスト膜２ａ，２
ｂの膜厚を絶縁膜の設計膜厚値を参考にして設定してお
く。斯様な空隙部１１を頭部９ａと基板１との間に設け
ることにより、両者間が誘電率の大なる保護用絶縁膜１
０によって満たされる場合に比して、ゲート電極９の寄
生容量は低減される。
【００２１】以上のように本実施例によれば、基板１上
に所定の感度差を有する各レジスト膜２ａ，２ｂ，３及
び４を層状に塗布形成した後、これらのレジスト膜に対
して異なる露光量で電子ビームを３回照射して夫々につ
き現像を行い開口寸法が異なる開口部５，６及び７を形
成し、金属材料８を蒸着させた後リフトオフすることに
よって、頭部９ａと脚部９ｂとの間に中間部９ｃを有す
るＴ型のゲート電極９を形成し、その上から保護用絶縁
膜１０を形成した。
に所定の感度差を有する各レジスト膜２ａ，２ｂ，３及
び４を層状に塗布形成した後、これらのレジスト膜に対
して異なる露光量で電子ビームを３回照射して夫々につ
き現像を行い開口寸法が異なる開口部５，６及び７を形
成し、金属材料８を蒸着させた後リフトオフすることに
よって、頭部９ａと脚部９ｂとの間に中間部９ｃを有す
るＴ型のゲート電極９を形成し、その上から保護用絶縁
膜１０を形成した。
【００２２】従って、第２回目の電子ビーム照射におい
て開口部６の開口寸法、即ちゲート電極９の中間部９ｃ
の寸法を決定した後、第３回目の電子ビーム照射におい
て開口部７の開口寸法、即ちゲート電極９の脚部９ｂの
幅寸法（ゲート長の寸法）を決定し得るので、脚部９ｂ
を微細に加工し得ると共に、中間部９ｃを形成すること
により金属材料８の蒸着時における頭部９ａと脚部９ｂ
との断線を防ぐことができる。
て開口部６の開口寸法、即ちゲート電極９の中間部９ｃ
の寸法を決定した後、第３回目の電子ビーム照射におい
て開口部７の開口寸法、即ちゲート電極９の脚部９ｂの
幅寸法（ゲート長の寸法）を決定し得るので、脚部９ｂ
を微細に加工し得ると共に、中間部９ｃを形成すること
により金属材料８の蒸着時における頭部９ａと脚部９ｂ
との断線を防ぐことができる。
【００２３】また、ゲート電極９の頭部９ａを高く設計
し得て、保護用絶縁膜１０が形成されても寄生容量の増
加を抑制し得ると共に、その場合でも、第３回目の電子
ビーム照射の際の第１下層レジスト膜２ａの膜厚を頭部
９ａの高さに比して小さくすることができるので、その
微細加工性を十分に確保できるようになり、高周波特性
上重要なゲート長を微細に設計することが可能となる。
し得て、保護用絶縁膜１０が形成されても寄生容量の増
加を抑制し得ると共に、その場合でも、第３回目の電子
ビーム照射の際の第１下層レジスト膜２ａの膜厚を頭部
９ａの高さに比して小さくすることができるので、その
微細加工性を十分に確保できるようになり、高周波特性
上重要なゲート長を微細に設計することが可能となる。
【００２４】更に、本実施例によれば、第１回目の電子
ビーム照射において、上層レジスト膜４と中間層レジス
ト膜３との感度差によって開口部５にオーバーハング形
状を形成することにより、ゲート電極９と金属材料８の
不要な部分とを確実に分離できるようにしたので、金属
材料８の蒸着後における不要部分の除去を容易に行うこ
とができる。
ビーム照射において、上層レジスト膜４と中間層レジス
ト膜３との感度差によって開口部５にオーバーハング形
状を形成することにより、ゲート電極９と金属材料８の
不要な部分とを確実に分離できるようにしたので、金属
材料８の蒸着後における不要部分の除去を容易に行うこ
とができる。
【００２５】（第２実施例）図８乃至図１４は、本発明
の第２実施例により半導体装置を製造する過程を示すそ
の断面模式図である。尚、第１実施例と同一部分には同
一符号を付して示す。図８において、基板１上に高解像
度のＥＢレジスト膜が第１実施例と同様に順次層状に塗
布形成されているが、第１実施例における第１及び第２
下層レジスト膜２ａ及び２ｂは、下層レジスト膜１２に
置き換っている（第１の工程）。この下層レジスト膜１
２は、例えば、上層レジスト膜３と同じポリメチルメタ
クリレートを用い厚さ４００ｎｍにて形成する。
の第２実施例により半導体装置を製造する過程を示すそ
の断面模式図である。尚、第１実施例と同一部分には同
一符号を付して示す。図８において、基板１上に高解像
度のＥＢレジスト膜が第１実施例と同様に順次層状に塗
布形成されているが、第１実施例における第１及び第２
下層レジスト膜２ａ及び２ｂは、下層レジスト膜１２に
置き換っている（第１の工程）。この下層レジスト膜１
２は、例えば、上層レジスト膜３と同じポリメチルメタ
クリレートを用い厚さ４００ｎｍにて形成する。
【００２６】次に、図９に示すように、第１実施例にお
ける第２の工程と同様に、開口部５を形成する（第２の
工程）。この際、下層レジスト膜１２は、中間層レジス
ト膜３に比べ充分低感度であるため再現性良く開口部５
が形成できる。
ける第２の工程と同様に、開口部５を形成する（第２の
工程）。この際、下層レジスト膜１２は、中間層レジス
ト膜３に比べ充分低感度であるため再現性良く開口部５
が形成できる。
【００２７】続いて、図１０に示すように、第２回目の
電子ビーム照射により露光を行った後現像することによ
り、下層レジスト膜１２の中間までの深さを有する凹部
１３を形成する（第３の工程）。例えばこの時の露光量
を１００μＣ／ｃｍ２程度としメチルイソブチルケトン
とイソプロパノールの混合液にて現像する。
電子ビーム照射により露光を行った後現像することによ
り、下層レジスト膜１２の中間までの深さを有する凹部
１３を形成する（第３の工程）。例えばこの時の露光量
を１００μＣ／ｃｍ２程度としメチルイソブチルケトン
とイソプロパノールの混合液にて現像する。
【００２８】更に、第３回目の電子ビーム照射により露
光を行った後現像することにより、図１１に示すよう
に、凹部１３よりも小なる開口寸法を有し、基板１まで
到達する開口部（下層開口部）１４を下層レジスト膜１
２に形成する（第４の工程）。例えばこの時の露光量を
２００μＣ／ｃｍ２または２ｎＣ／ｃｍ程度とし、メチ
ルイソブチルケトンとイソプロパノールの混合液にて現
像することにより寸法０．１５μｍ以下のゲート長を実
現しうる開口部１４を得る。
光を行った後現像することにより、図１１に示すよう
に、凹部１３よりも小なる開口寸法を有し、基板１まで
到達する開口部（下層開口部）１４を下層レジスト膜１
２に形成する（第４の工程）。例えばこの時の露光量を
２００μＣ／ｃｍ２または２ｎＣ／ｃｍ程度とし、メチ
ルイソブチルケトンとイソプロパノールの混合液にて現
像することにより寸法０．１５μｍ以下のゲート長を実
現しうる開口部１４を得る。
【００２９】この後の工程は、第１実施例と同様に行わ
れ、図１２乃至図１４に示すように電極用の金属材料１
５を蒸着した後（第５の工程）、不要な部分の金属材料
１５を、残留している各層レジスト３，４及び１２と共
に除去（リフトオフ）して断面形状が略Ｔ型のゲート電
極１６を形成する（第６の工程）。
れ、図１２乃至図１４に示すように電極用の金属材料１
５を蒸着した後（第５の工程）、不要な部分の金属材料
１５を、残留している各層レジスト３，４及び１２と共
に除去（リフトオフ）して断面形状が略Ｔ型のゲート電
極１６を形成する（第６の工程）。
【００３０】そして、ゲート電極１６の形成後に、保護
用絶縁膜１７をゲート電極１６上及び基板１上に形成す
る（第７の工程）。そして、この場合も、予め図８にお
けるレジスト膜塗布時に下層レジスト膜１２の膜厚を絶
縁膜の設計値を参考にして設定しておくことにより、頭
部１６ａと基板１との間に空隙部１８が生じるようにす
ることができる。
用絶縁膜１７をゲート電極１６上及び基板１上に形成す
る（第７の工程）。そして、この場合も、予め図８にお
けるレジスト膜塗布時に下層レジスト膜１２の膜厚を絶
縁膜の設計値を参考にして設定しておくことにより、頭
部１６ａと基板１との間に空隙部１８が生じるようにす
ることができる。
【００３１】以上のように第２実施例によれば、第１実
施例よりも少ないレジスト膜の層数によって、断面形状
が略Ｔ型をなし、頭部１６ａと脚部１６ｂとの間に中間
部１６ｃを有するゲート電極１６を形成することがで
き、第１の工程をより簡易にすることができる。
施例よりも少ないレジスト膜の層数によって、断面形状
が略Ｔ型をなし、頭部１６ａと脚部１６ｂとの間に中間
部１６ｃを有するゲート電極１６を形成することがで
き、第１の工程をより簡易にすることができる。
【００３２】本発明は上記しかつ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。中間層レジスト膜３及び上層レジス
ト膜４を、第２下層レジスト膜２ｂよりも高感度である
単一の上層レジスト膜に置き換えて、その上層レジスト
膜を露光可能な条件で第１回目の電子ビーム照射を行っ
た後現像を行うことにより、上層レジスト膜表面の開口
寸法が上層レジスト膜内部の開口寸法に比して小となる
形状を有する開口部を上層開口部として、開口部５の代
わりに形成しても良い。レジストの材質を適宜変更する
ことにより、紫外線などの光や、イオンビーム，Ｘ線な
どで露光を行っても良い。各実施例における各レジスト
膜の形成厚さや露光による開口部の寸法は、ゲート電極
やゲート長の設計仕様に応じて適宜変更して良い。ま
た、各レジスト膜の材質も、各層間における感度差の大
小関係を維持する範囲であれば適宜変更して良い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。中間層レジスト膜３及び上層レジス
ト膜４を、第２下層レジスト膜２ｂよりも高感度である
単一の上層レジスト膜に置き換えて、その上層レジスト
膜を露光可能な条件で第１回目の電子ビーム照射を行っ
た後現像を行うことにより、上層レジスト膜表面の開口
寸法が上層レジスト膜内部の開口寸法に比して小となる
形状を有する開口部を上層開口部として、開口部５の代
わりに形成しても良い。レジストの材質を適宜変更する
ことにより、紫外線などの光や、イオンビーム，Ｘ線な
どで露光を行っても良い。各実施例における各レジスト
膜の形成厚さや露光による開口部の寸法は、ゲート電極
やゲート長の設計仕様に応じて適宜変更して良い。ま
た、各レジスト膜の材質も、各層間における感度差の大
小関係を維持する範囲であれば適宜変更して良い。
【図１】本発明の第１実施例における、半導体装置の製
造過程を示す摸式的な断面図（その１）
造過程を示す摸式的な断面図（その１）
【図２】図１相当図（その２）
【図３】図１相当図（その３）
【図４】図１相当図（その４）
【図５】図１相当図（その５）
【図６】図１相当図（その６）
【図７】図１相当図（その７）
【図８】本発明の第２実施例における図１相当図（その
１）
１）
【図９】図８相当図（その２）
【図１０】図８相当図（その３）
【図１１】図８相当図（その４）
【図１２】図８相当図（その５）
【図１３】図８相当図（その６）
【図１４】図８相当図（その７）
１は半導体基板、２ａは第１下層レジスト膜、２ｂは第
２下層レジスト膜、３は中間層レジスト膜、４は上層レ
ジスト膜、５，６及び７は開口部（上層開口部，第２下
層開口部及び第１下層開口部）、８は金属材料（電極用
金属材料）、９はゲート電極、９ａは頭部、９ｂは脚
部、９ｃは中間部、１０は保護用絶縁膜、１１は空隙
部、１２は下層レジスト膜、１３は凹部、１４は開口部
（下層開口部）、１５は金属材料（電極用金属材料）、
１６はゲート電極、１６ａは頭部、１６ｂは脚部、１６
ｃは中間部、１７は保護用絶縁膜、１８は空隙部を示
す。
２下層レジスト膜、３は中間層レジスト膜、４は上層レ
ジスト膜、５，６及び７は開口部（上層開口部，第２下
層開口部及び第１下層開口部）、８は金属材料（電極用
金属材料）、９はゲート電極、９ａは頭部、９ｂは脚
部、９ｃは中間部、１０は保護用絶縁膜、１１は空隙
部、１２は下層レジスト膜、１３は凹部、１４は開口部
（下層開口部）、１５は金属材料（電極用金属材料）、
１６はゲート電極、１６ａは頭部、１６ｂは脚部、１６
ｃは中間部、１７は保護用絶縁膜、１８は空隙部を示
す。
Claims (2)
- 【請求項１】 断面形状が略Ｔ型をなすゲート電極を有
する半導体装置の製造方法において、 半導体基板上に、第１下層レジスト膜，この第１下層レ
ジスト膜よりも高感度である第２下層レジスト膜，この
第２下層レジスト膜よりも高感度である中間層レジスト
膜，この中間層レジスト膜よりも低感度である上層レジ
スト膜を順次塗布して形成する第１の工程と、 前記上層及び中間層レジスト膜を露光可能な条件で露光
した後に現像を行うことによりオーバーハング形状を有
する上層開口部を形成する第２の工程と、 前記第２下層レジスト膜を露光可能な条件で前記上層開
口部内の領域を露光した後に現像を行うことにより、前
記上層開口部よりも小なる開口寸法を有する第２下層開
口部を形成する第３の工程と、 前記第２下層開口部内の領域の第１下層レジスト膜を露
光した後に現像を行うことにより、前記第２下層開口部
よりも小なる開口寸法を有し前記半導体基板面まで達す
る第１下層開口部を形成する第４の工程と、 前記半導体基板面上における前記第１下層開口部に臨む
面上及び各層レジスト膜上に電極用金属材料を蒸着する
第５の工程と、 前記各層レジスト膜を溶解して除去することにより、Ｔ
型の断面形状における頭部と脚部との接合部分に、断面
幅寸法が前記頭部よりも小で且つ前記脚部よりも大なる
中間部を有する形状のゲート電極を形成する第６の工程
と、 前記ゲート電極及び前記半導体基板表面を被覆する保護
用絶縁膜を形成する第７の工程とからなることを特徴と
する半導体装置の製造方法。 - 【請求項２】 断面形状が略Ｔ型をなすゲート電極を有
する半導体装置の製造方法において、 半導体基板上に、下層レジスト膜，この下層レジスト膜
よりも高感度である中間層レジスト膜，この中間層レジ
スト膜よりも低感度である上層レジスト膜を順次塗布し
て形成する第１の工程と、 前記上層及び中間層レジスト膜を露光可能な条件で露光
した後に現像を行うことによりオーバーハング形状を有
する上層開口部を形成する第２の工程と、 前記下層レジスト膜を所定の膜厚が残留する条件で露光
した後に現像を行うことにより、前記上層開口部よりも
小なる開口寸法を有する凹部を形成する第３の工程と、 前記下層レジスト膜の凹部内における領域を露光した後
に現像を行い、前記凹部よりも小なる開口寸法を有し前
記半導体基板面まで達する下層開口部を形成する第４の
工程と、 前記半導体基板面上における前記下層開口部に臨む面上
及び各層レジスト膜上に電極用金属材料を蒸着する第５
の工程と、 前記各層レジスト膜を溶解して除去することにより、Ｔ
型の断面形状における頭部と脚部との接合部分に、断面
幅寸法が前記頭部よりも小で且つ前記脚部よりも大なる
中間部を有する形状のゲート電極を形成する第６の工程
と、 前記ゲート電極及び前記半導体基板表面を被覆する保護
用絶縁膜を形成する第７の工程とからなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28651196A JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28651196A JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135239A true JPH10135239A (ja) | 1998-05-22 |
| JP3612533B2 JP3612533B2 (ja) | 2005-01-19 |
Family
ID=17705363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28651196A Expired - Fee Related JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3612533B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784036B2 (en) * | 2001-10-30 | 2004-08-31 | Fujitsu Limited | Method for making semiconductor device |
| KR100647459B1 (ko) | 2005-11-29 | 2006-11-23 | 한국전자통신연구원 | 티형 또는 감마형 게이트 전극의 제조방법 |
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
| JP2010067692A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2011060820A (ja) * | 2009-09-07 | 2011-03-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2012023214A (ja) * | 2010-07-14 | 2012-02-02 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| US8253169B2 (en) | 2008-09-09 | 2012-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for semiconductor device |
-
1996
- 1996-10-29 JP JP28651196A patent/JP3612533B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784036B2 (en) * | 2001-10-30 | 2004-08-31 | Fujitsu Limited | Method for making semiconductor device |
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
| KR100647459B1 (ko) | 2005-11-29 | 2006-11-23 | 한국전자통신연구원 | 티형 또는 감마형 게이트 전극의 제조방법 |
| JP2010067692A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US8159027B2 (en) | 2008-09-09 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8253169B2 (en) | 2008-09-09 | 2012-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for semiconductor device |
| JP2011060820A (ja) * | 2009-09-07 | 2011-03-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8907379B2 (en) | 2009-09-07 | 2014-12-09 | Fujitsu Limited | Semiconductor device with a gate electrode having a shape formed based on a slope and gate lower opening and method of manufacturing the same |
| JP2012023214A (ja) * | 2010-07-14 | 2012-02-02 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3612533B2 (ja) | 2005-01-19 |
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