JPS60222951A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS60222951A JPS60222951A JP59078427A JP7842784A JPS60222951A JP S60222951 A JPS60222951 A JP S60222951A JP 59078427 A JP59078427 A JP 59078427A JP 7842784 A JP7842784 A JP 7842784A JP S60222951 A JPS60222951 A JP S60222951A
- Authority
- JP
- Japan
- Prior art keywords
- input
- processing device
- request
- output control
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ転送方式に係り、特に処理装置と入出力
制御装置の間でＤＭＡ転送を行う場合のデータ転送方式
に関するものである。
制御装置の間でＤＭＡ転送を行う場合のデータ転送方式
に関するものである。
処理装置とそれに接続される入出力制御装置から構成さ
れるシステムにおいて、これらの装置間で転送されるデ
ータの転送速度は、一般に、入出力制御装置を設計する
時に決定され、ハードウェア的に固定した転送速度とな
っている。このためデータの転送速度を容易に変更する
ことは出来ない。
れるシステムにおいて、これらの装置間で転送されるデ
ータの転送速度は、一般に、入出力制御装置を設計する
時に決定され、ハードウェア的に固定した転送速度とな
っている。このためデータの転送速度を容易に変更する
ことは出来ない。
例えば、制御方式が同様の入出力制御装置％ＤＭＡ処理
速度の異なる処理装置に接続しようとした場合、処理装
置のパススルーブツトに対し、入出力装置の占有率が高
（なりすぎ、システムが動作不能に陥いるという事態が
生ずる。
速度の異なる処理装置に接続しようとした場合、処理装
置のパススルーブツトに対し、入出力装置の占有率が高
（なりすぎ、システムが動作不能に陥いるという事態が
生ずる。
本発明の目的は、入出力制御装置のデータ転送速度を容
易に変更することができるデータ転送方式を提供するも
のである。
易に変更することができるデータ転送方式を提供するも
のである。
本発明は、処理装置とこの処理装置に接続され、処理装
置との間でＤＭＡ転送を行なう入出力制御装置を含むシ
ステムにおいて、入出力制御装置に、任意のデータ転送
速度を指定するための情報をセットするレジスタと、こ
のレジスタの出力情報をあるタイミングで計数する計数
手段と、リクエスト要求を発生するリフニスＩ・要求発
生手段を設け、この計数手段の計数結果に従って、リク
エスト要求発生手段からの請求を処理装置に転 送してＤ ＭＡ転送を行なう様にしたものである。
置との間でＤＭＡ転送を行なう入出力制御装置を含むシ
ステムにおいて、入出力制御装置に、任意のデータ転送
速度を指定するための情報をセットするレジスタと、こ
のレジスタの出力情報をあるタイミングで計数する計数
手段と、リクエスト要求を発生するリフニスＩ・要求発
生手段を設け、この計数手段の計数結果に従って、リク
エスト要求発生手段からの請求を処理装置に転 送してＤ ＭＡ転送を行なう様にしたものである。
以下、不発明の一％施例を図面を用いて説明する。第１
図は一実施例によるシステムのフロック図である。この
図において、処理１装置１にはＰ ｉＯハス４、ＤＭＡ
データバス５、リクエスト（）もＢＱ）信号線１２を介
して複数の入出力制御装置２が接続される。また、各入
出力制御装置２には、夫々、入出力装置３が接続される
。
図は一実施例によるシステムのフロック図である。この
図において、処理１装置１にはＰ ｉＯハス４、ＤＭＡ
データバス５、リクエスト（）もＢＱ）信号線１２を介
して複数の入出力制御装置２が接続される。また、各入
出力制御装置２には、夫々、入出力装置３が接続される
。
この様な構成のシステムにおいて、入出力制御装置２よ
りＲＥ Ｑ信号線１２ヲ介してリクエスト要求か処理装
置１に転送され、ｆ） Ｍ Ａデータバス５を介してデ
ータが転送される。
りＲＥ Ｑ信号線１２ヲ介してリクエスト要求か処理装
置１に転送され、ｆ） Ｍ Ａデータバス５を介してデ
ータが転送される。
本実施例においてこのリクエスト信号の発生間隔を容易
に変更制御するものである。このため、入出力制御装置
２には、転送速度情報を格納−するレジスタ６及びカウ
ントレジスタ７か設けられる。
に変更制御するものである。このため、入出力制御装置
２には、転送速度情報を格納−するレジスタ６及びカウ
ントレジスタ７か設けられる。
即ち、レジスタ６には、処理装置】からの命令によって
ＰＩＯパス４を介して送られてくる転送速度を指定する
ための情報がセットされる。ｆ） Ｍ Ａ転送時には、
この情報かカウントレノスタフに移され、クロック発生
回路８から出力される内部クロックに同期してカウント
される。このカウントレジスタ７の出力はＮＡＮＤケー
ト９に送られる。
ＰＩＯパス４を介して送られてくる転送速度を指定する
ための情報がセットされる。ｆ） Ｍ Ａ転送時には、
この情報かカウントレノスタフに移され、クロック発生
回路８から出力される内部クロックに同期してカウント
される。このカウントレジスタ７の出力はＮＡＮＤケー
ト９に送られる。
一方、このＮＡＮＤケ−１・９には、リクエスト要求発
生回路１０からリクエスト要求が与えられる。
生回路１０からリクエスト要求が与えられる。
而して、レジスタ６にセットされる速度情報に従ってカ
ウントレジスタ７０カウント結果に同期してリクエスト
要求かＲｚ Ｑ信号線１２ヲ介して処理装置１に転送さ
れることになる。また、処理装置１からＤＭＡデータバ
ス５を介して受信されたデータはデータバッファ１１に
一時格納され、入出力装置３に送られる。逆に、入出力
装置３で発生したデータは、データバッファｌｌ、ＤＭ
Ａデータバス５を介して処理装置１に送られる。
ウントレジスタ７０カウント結果に同期してリクエスト
要求かＲｚ Ｑ信号線１２ヲ介して処理装置１に転送さ
れることになる。また、処理装置１からＤＭＡデータバ
ス５を介して受信されたデータはデータバッファ１１に
一時格納され、入出力装置３に送られる。逆に、入出力
装置３で発生したデータは、データバッファｌｌ、ＤＭ
Ａデータバス５を介して処理装置１に送られる。
このように、本実施例によれば、入出力制御装置２をＤ
Ｍ Ａ処理能力の異なる処理装置１に接続することか
できる。また入出力ｔｌＩｌ制御装置２におけるデータ
の転送速度を、入出力抜Ｎ３等の転送速度に合わせて使
用することもできる。すた処理装置１に複数の入出力制
御装置２を接続したシステムにおいて、優先処理力）必
要となる場合には優先度の高い入出力制御装置の転送速
度を速くすることにより、システムの使用方法に最適な
構成とすることができる。
Ｍ Ａ処理能力の異なる処理装置１に接続することか
できる。また入出力ｔｌＩｌ制御装置２におけるデータ
の転送速度を、入出力抜Ｎ３等の転送速度に合わせて使
用することもできる。すた処理装置１に複数の入出力制
御装置２を接続したシステムにおいて、優先処理力）必
要となる場合には優先度の高い入出力制御装置の転送速
度を速くすることにより、システムの使用方法に最適な
構成とすることができる。
本発明によれば、入出力制御装置のテ′−り転送速度を
任意に変更設定することかできる。
任意に変更設定することかできる。
第１図は、本発明の一実施例による処理装置と、複数の
入出力制御装置およびｉ０装置を含むシステムを示すブ
ロック図。 １・・処理装置 ２・・・入出力制御装置３・入出力装
置 ４・・・ＰＩＯハス ５・・・］）ＭＡデータバス ６・・・レジスタ ７・・カウントレジスタ ８・・・クロック発生回路 ９・・ＮＡＮＤゲート １０・・・リフニスト要求発生回路 １トテータパノファ １２・・凡ＢＱ信号線 代理人弁理士 高 橋 リＪＪ 夫
入出力制御装置およびｉ０装置を含むシステムを示すブ
ロック図。 １・・処理装置 ２・・・入出力制御装置３・入出力装
置 ４・・・ＰＩＯハス ５・・・］）ＭＡデータバス ６・・・レジスタ ７・・カウントレジスタ ８・・・クロック発生回路 ９・・ＮＡＮＤゲート １０・・・リフニスト要求発生回路 １トテータパノファ １２・・凡ＢＱ信号線 代理人弁理士 高 橋 リＪＪ 夫
Claims (1)
- 処理装置と、該処理装置に接続され処理装置との間でＤ
ＭＡ転送を行なう入出力制御装置を含むシステムにおい
て、該入出力制御装置に任意のデータ転送速度を指定す
るための情報をセットするレジスタと、該レジスタの出
力情報をあるタイミングで計数する計数手段と、リクエ
スト要求を発生するリクエスト要求発生手段を設け、該
計数手段の計数結果に従って該リクエスト要求発生手段
からのリクエスト要求を処理装置に転送してＤＭＡ転送
を行なうことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078427A JPS60222951A (ja) | 1984-04-20 | 1984-04-20 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078427A JPS60222951A (ja) | 1984-04-20 | 1984-04-20 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60222951A true JPS60222951A (ja) | 1985-11-07 |
Family
ID=13661740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078427A Pending JPS60222951A (ja) | 1984-04-20 | 1984-04-20 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60222951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016165A (en) * | 1987-01-12 | 1991-05-14 | Fujitsu Limited | Direct memory access controlled system |
-
1984
- 1984-04-20 JP JP59078427A patent/JPS60222951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016165A (en) * | 1987-01-12 | 1991-05-14 | Fujitsu Limited | Direct memory access controlled system |
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