JPS6247241A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS6247241A JPS6247241A JP60185760A JP18576085A JPS6247241A JP S6247241 A JPS6247241 A JP S6247241A JP 60185760 A JP60185760 A JP 60185760A JP 18576085 A JP18576085 A JP 18576085A JP S6247241 A JPS6247241 A JP S6247241A
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- Japan
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- transmission
- connection line
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- control circuit
- fifo memory
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Links
- 238000004891 communication Methods 0.000 title claims description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 49
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
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- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に関し、特に装置内送信遅延時間
縮小と送信アンダーランエラー発生防止の両方を併ぜて
要求される高速度のデータ通信用の制御装置に関する。
縮小と送信アンダーランエラー発生防止の両方を併ぜて
要求される高速度のデータ通信用の制御装置に関する。
従来この種の通信制御装置は、送信アンダーランエラー
を防止するために、ＦＩＦＯ方式のメモリに一定量の送
信データを記憶させてから回線への送信を開始する制御
方式をとっていた。
を防止するために、ＦＩＦＯ方式のメモリに一定量の送
信データを記憶させてから回線への送信を開始する制御
方式をとっていた。
しかし、従来の制御方式では、送信開始前にＦＩＦＯメ
モリに記憶させる一定量が固定的であるため、これを短
かくした場合には送信アンダーランエラー発生の可能性
が大きくなシ、長くした場合には装置内送信遅延時間が
大きくなるという欠点があった。
モリに記憶させる一定量が固定的であるため、これを短
かくした場合には送信アンダーランエラー発生の可能性
が大きくなシ、長くした場合には装置内送信遅延時間が
大きくなるという欠点があった。
このような問題点を解決するために、本発明は、外部か
らの入力信号に応じて回線への送信開始前にＦＩＦＯメ
モリに記憶させる送信データ量を設定する手段を設けた
ものである。
らの入力信号に応じて回線への送信開始前にＦＩＦＯメ
モリに記憶させる送信データ量を設定する手段を設けた
ものである。
ＦＩＦＯメモリに記憶されている送信データ量が上記外
部からの入力信号に応じて任意に定められた値に達した
後に、送信指示が行なわれる。
部からの入力信号に応じて任意に定められた値に達した
後に、送信指示が行なわれる。
次に本発明の一実施例について図面を参照して説明する
。
。
（１）全体構成
図は、通信制御装置の主として送信に関する部分のブロ
ック図でらシ、１はＣＰＵを備えた全体制御回路、２は
可変メモリ（ＲＡＭ）、３はパラレル−シリーズ（ＰＳ
）変換回路、４はＣＰＵを備えた送信制御回路、５は入
力アドレスカウンタ、６は出力アドレスカウンタ、７は
マルチプレクサ、８は有効記憶量カウンタ、９はレジス
タ、１０はコンパレータ、１１〜２５は接続線である。
ック図でらシ、１はＣＰＵを備えた全体制御回路、２は
可変メモリ（ＲＡＭ）、３はパラレル−シリーズ（ＰＳ
）変換回路、４はＣＰＵを備えた送信制御回路、５は入
力アドレスカウンタ、６は出力アドレスカウンタ、７は
マルチプレクサ、８は有効記憶量カウンタ、９はレジス
タ、１０はコンパレータ、１１〜２５は接続線である。
接続線２５を介して通信制御装置外の外部装置２６と、
また接続線１３を介して送信回線との接続を行なってい
る。
また接続線１３を介して送信回線との接続を行なってい
る。
（２） ＦＩＦＯメモリの構成
図中ＲＡＭ２ 、送信制御回路４、入力アドレスカウン
タ５、出力アドレスカウンタ６、マルチプレクサ７、有
効記憶量カウンタ８および、それぞれに関係する接続線
でＦＩＦＯメモリを構成する。
タ５、出力アドレスカウンタ６、マルチプレクサ７、有
効記憶量カウンタ８および、それぞれに関係する接続線
でＦＩＦＯメモリを構成する。
（３） ＦＩＦＯメモリの動作
ＦＩＦＯメモリへの入力は、送信制御回路４よシ接続線
１５と全体制御回路１と接続線２５とを介して外部装置
２６へ送信データ要求を出し、外部装Ｒ２６よシ接続線
２５と全体制御回路１と接続線１４とを介して送信デー
タ要求に対する応答が行なイつれるとともに、接続線１
１に送信データが出力された時点より開始される。ＲＡ
Ｍ ２への書込番地を記憶している入力アドレスカウン
タ５の出力を、接続線１８とマルチプレクサ７と接続線
２０とを介してＲＡＭ、２のアドレス入力線へ供給する
ことにより、接続線１１に供給されている送信データを
ＩｌｔＡＭ ２へ書込む。書込完了後は、送信制御回路
４よシ接続線１６を介して入力アドレスカウンタ５ヘイ
ンクリメント（＋１）指示を与えるとともに有効記憶量
カウンタ８ヘインクリメン） （＋１ ）指示を出し、
次の送信データを肋Ｎ２の次番地へ人力できるようにし
ておく。
１５と全体制御回路１と接続線２５とを介して外部装置
２６へ送信データ要求を出し、外部装Ｒ２６よシ接続線
２５と全体制御回路１と接続線１４とを介して送信デー
タ要求に対する応答が行なイつれるとともに、接続線１
１に送信データが出力された時点より開始される。ＲＡ
Ｍ ２への書込番地を記憶している入力アドレスカウン
タ５の出力を、接続線１８とマルチプレクサ７と接続線
２０とを介してＲＡＭ、２のアドレス入力線へ供給する
ことにより、接続線１１に供給されている送信データを
ＩｌｔＡＭ ２へ書込む。書込完了後は、送信制御回路
４よシ接続線１６を介して入力アドレスカウンタ５ヘイ
ンクリメント（＋１）指示を与えるとともに有効記憶量
カウンタ８ヘインクリメン） （＋１ ）指示を出し、
次の送信データを肋Ｎ２の次番地へ人力できるようにし
ておく。
他方、ＦＩＦＯメモリからの出力は次のようにして行な
われる。すなわち、送信制御回路４がノくラレルーシリ
ーズ変換回路３への送信データのセットを必要と判断し
た場合、出力アドレスカウンタ６の出力を接続線１９と
マルチプレクサ７と接続線２０とを介してＲＡＭ２のア
ドレス入力線へ供給することによ５、ＲＡＭ２よシ以前
に書込済みの送信データが出力されるので、これを接続
線１２を介してパラレル−シリーズ変換回路３にセット
する。セット完了後、送信制御回路４よシ接続線１７を
介して出力アドレスカウンタ６ヘインクリメント（＋１
）指示を与えるとともに有効記憶量カウンタ８ヘデクリ
メン） （−１）指示を出し、次のデータ出力に備える
。
われる。すなわち、送信制御回路４がノくラレルーシリ
ーズ変換回路３への送信データのセットを必要と判断し
た場合、出力アドレスカウンタ６の出力を接続線１９と
マルチプレクサ７と接続線２０とを介してＲＡＭ２のア
ドレス入力線へ供給することによ５、ＲＡＭ２よシ以前
に書込済みの送信データが出力されるので、これを接続
線１２を介してパラレル−シリーズ変換回路３にセット
する。セット完了後、送信制御回路４よシ接続線１７を
介して出力アドレスカウンタ６ヘインクリメント（＋１
）指示を与えるとともに有効記憶量カウンタ８ヘデクリ
メン） （−１）指示を出し、次のデータ出力に備える
。
つまシ、有効情報量カウンタ８は、ＦＩＦＯメモリに記
憶されている有効な情報量をカウントしておシ、その出
力を後述するように接続線２１を介して送信制御回路４
にフィードバックすることによシ、送信制御回路４およ
び全体制御回路１は、Ｆ’ＩＦＯメモリベ一定量の回線
への送信データを記憶させた後に回線への送信開示指示
を行なうことができる。通信制御装置全体として、送信
開始指示を行なうまでにＦＩＦＯメモリに記憶させる一
定量の値を小さくすると装置内の送信遅延時間は小さく
なり、逆に大きくするとアンダー２ン工ラー発生の危険
性が小さくなる。したがって、アンダーランエラー発生
の危険がある場合は記憶させるデータ量を太きくシ、危
険がない場合は小さくすることによシ、アンダーランエ
ラー発生による再送を無＜シ、かつ装置内送信遅延を最
小にすることができる。
憶されている有効な情報量をカウントしておシ、その出
力を後述するように接続線２１を介して送信制御回路４
にフィードバックすることによシ、送信制御回路４およ
び全体制御回路１は、Ｆ’ＩＦＯメモリベ一定量の回線
への送信データを記憶させた後に回線への送信開示指示
を行なうことができる。通信制御装置全体として、送信
開始指示を行なうまでにＦＩＦＯメモリに記憶させる一
定量の値を小さくすると装置内の送信遅延時間は小さく
なり、逆に大きくするとアンダー２ン工ラー発生の危険
性が小さくなる。したがって、アンダーランエラー発生
の危険がある場合は記憶させるデータ量を太きくシ、危
険がない場合は小さくすることによシ、アンダーランエ
ラー発生による再送を無＜シ、かつ装置内送信遅延を最
小にすることができる。
゛（４）全体動作
送信開始前にＦＩＦＯメモリに記憶させる送信データの
一定量を、外部装置２６からの指示でプログ２マブルに
設定する。
一定量を、外部装置２６からの指示でプログ２マブルに
設定する。
すなわち、一定量の値を外部装置２６より指示し、接続
線２５と全体制御回路１と接続線２３とを介してレジス
タ９に記憶させ、レジスタ９の記憶値と有効記憶量カウ
ンタ８の記憶値とを接続線２１および２２を介してコン
パレータ１０で比較し、その結果を接続線２４を介して
送信制御回路４にフィードバックさせる。つまり、有効
記憶量ｆＪｆｙ７タ８の記憶値がレジスタ９の記憶値に
達し、コンパレータ１０から能動出力が得られた後に、
送信開始指示が行なわれる。
線２５と全体制御回路１と接続線２３とを介してレジス
タ９に記憶させ、レジスタ９の記憶値と有効記憶量カウ
ンタ８の記憶値とを接続線２１および２２を介してコン
パレータ１０で比較し、その結果を接続線２４を介して
送信制御回路４にフィードバックさせる。つまり、有効
記憶量ｆＪｆｙ７タ８の記憶値がレジスタ９の記憶値に
達し、コンパレータ１０から能動出力が得られた後に、
送信開始指示が行なわれる。
以上説明したように、本発明によれば、回線への送信開
始前にＦＩＦＯメモリに記憶させる送信データ量を外部
からの入力信号に応じて適宜設定する手段を設けたこと
によシ、アンダーランエラー発生を防き゛つつ装置内送
信遅延を最小にすることができる。
始前にＦＩＦＯメモリに記憶させる送信データ量を外部
からの入力信号に応じて適宜設定する手段を設けたこと
によシ、アンダーランエラー発生を防き゛つつ装置内送
信遅延を最小にすることができる。
さらに、外部よシ制御可能な方式を取ることによシ、通
信制御装置に収容する複数回線の回線速度、送信データ
のアクセス時間と優先度、許容装置内遅延時間等を総合
的に判断し、使用状況に応じた最適値を設定することに
よって装置全体のスループットをも向上させられるとい
り効果がある。
信制御装置に収容する複数回線の回線速度、送信データ
のアクセス時間と優先度、許容装置内遅延時間等を総合
的に判断し、使用状況に応じた最適値を設定することに
よって装置全体のスループットをも向上させられるとい
り効果がある。
図は本発明の一実施例を示すブロック図である。
１・榔・−全体制御回路、２・・・−Ｒ，ＡＭ１３・・
−・パラレル−シリーズ変換回路、４・、・・拳送信制
御回路、５・・働・入力アドレスカウンタ、６・・・Φ
出力アドレスカウンタ、７・・１１＃マルチプレクサ、
８＠・φ・有効記憶量カラ１゛、 ンタ、９・ＩＩ＋１０レジスタ、１ｏ・・・・コンパレ
ータ、１１〜２５・・・・接続線、２６・ψ・ｅ外部装
置。
−・パラレル−シリーズ変換回路、４・、・・拳送信制
御回路、５・・働・入力アドレスカウンタ、６・・・Φ
出力アドレスカウンタ、７・・１１＃マルチプレクサ、
８＠・φ・有効記憶量カラ１゛、 ンタ、９・ＩＩ＋１０レジスタ、１ｏ・・・・コンパレ
ータ、１１〜２５・・・・接続線、２６・ψ・ｅ外部装
置。
Claims (1)
- 送信データを記憶するＦＩＦＯ方式のメモリと、このメ
モリに記憶されているデータ量を計数する手段と、計数
されたデータ量が一定量に達した後に回線への送信指示
を行なう手段と、外部からの入力信号に応じて上記一定
量を設定する手段とを備えたことを特徴とする通信制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185760A JPS6247241A (ja) | 1985-08-26 | 1985-08-26 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185760A JPS6247241A (ja) | 1985-08-26 | 1985-08-26 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247241A true JPS6247241A (ja) | 1987-02-28 |
Family
ID=16176388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185760A Pending JPS6247241A (ja) | 1985-08-26 | 1985-08-26 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247241A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116254A (ja) * | 1988-09-19 | 1990-04-27 | Internatl Business Mach Corp <Ibm> | データ通信方法およびデータ通信装置 |
| JPH02234544A (ja) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | 時分割多重データ―パケット変換回路 |
| JPH0647524U (ja) * | 1992-11-30 | 1994-06-28 | 株式会社ミヨシ | ２段式立体駐車装置 |
-
1985
- 1985-08-26 JP JP60185760A patent/JPS6247241A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116254A (ja) * | 1988-09-19 | 1990-04-27 | Internatl Business Mach Corp <Ibm> | データ通信方法およびデータ通信装置 |
| JPH02234544A (ja) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | 時分割多重データ―パケット変換回路 |
| JPH0647524U (ja) * | 1992-11-30 | 1994-06-28 | 株式会社ミヨシ | ２段式立体駐車装置 |
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