JPS60224264A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60224264A JPS60224264A JP59078558A JP7855884A JPS60224264A JP S60224264 A JPS60224264 A JP S60224264A JP 59078558 A JP59078558 A JP 59078558A JP 7855884 A JP7855884 A JP 7855884A JP S60224264 A JPS60224264 A JP S60224264A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- integrated circuit
- circuit device
- semiconductor
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、電荷結合素子（以下、ＣＣＤ
という）を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
関するものであり、特に、電荷結合素子（以下、ＣＣＤ
という）を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
［背景技術］
一次元ＣＣＤホトセンサは、ホトダイオードに発生した
電荷をＣＯＤシフトレジスタを介して転送し、該転送さ
れた電荷をその出力段のゲート電極を介して拡散層で形
成される容量素子に充電し、その際の電圧変化分をアン
プにより増幅し出力信号として外部に出力する出力方式
を採用している（たとえば、朝食書店１９８１年発行「
集積回路応用ハンドブック」Ｐ９３〜９５、菅野卓雄編
集）。
電荷をＣＯＤシフトレジスタを介して転送し、該転送さ
れた電荷をその出力段のゲート電極を介して拡散層で形
成される容量素子に充電し、その際の電圧変化分をアン
プにより増幅し出力信号として外部に出力する出力方式
を採用している（たとえば、朝食書店１９８１年発行「
集積回路応用ハンドブック」Ｐ９３〜９５、菅野卓雄編
集）。
前記出力信号の信頼性、すなわち、情報の読み出し動作
の信頼性を向上するためには、充電される容量値Ｃを小
さくし、転送された電荷量Ｑに対して出力信号となる電
圧Ｖを大きくする必要がある（Ｖ＝Ｑ／Ｃ）。
の信頼性を向上するためには、充電される容量値Ｃを小
さくし、転送された電荷量Ｑに対して出力信号となる電
圧Ｖを大きくする必要がある（Ｖ＝Ｑ／Ｃ）。
しかしながら、かかる技術における本発明者の検討の結
果、容量値を小さくするために拡散層サイズを縮小する
と、ＣＯＤシフトレジスタ出力段のゲート電極下部に形
成されるチャネル幅が縮小し、転送されてくる電荷を容
量素子に充電するのに要する時間が増大し、−次元ＣＯ
Ｄホトセンサの動作時間の高速化を図ることができない
という問題点を見い出した。
果、容量値を小さくするために拡散層サイズを縮小する
と、ＣＯＤシフトレジスタ出力段のゲート電極下部に形
成されるチャネル幅が縮小し、転送されてくる電荷を容
量素子に充電するのに要する時間が増大し、−次元ＣＯ
Ｄホトセンサの動作時間の高速化を図ることができない
という問題点を見い出した。
［発明の目的］
本発明の目的は、ＣＯＤを備えた半導体集積回路装置の
情報の読み出し動作における信頼性を向上することが可
能な技術手段を提供することにある。
情報の読み出し動作における信頼性を向上することが可
能な技術手段を提供することにある。
本発明の他の目的は、ＣＯＤを備えた半導体集積回路装
置の動作時間の高速化を図ることが可能な技術手段を提
供することにある。
置の動作時間の高速化を図ることが可能な技術手段を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ＣＯＤシフトレジスタの出力段の拡散層をコ
の字状に囲むように出力段のゲート電極を構成すること
により、前記拡散層サイズを縮小しても充分なチャネル
幅を得ことができるので、転送された電荷量に対して出
力信号となる電圧を大きくし、転送されてくる電荷を容
量素子に充電するのに要する時間を短縮することができ
るので、−次元ＣＣＤホトセンサの動作時間の高速化を
図ることができる。
の字状に囲むように出力段のゲート電極を構成すること
により、前記拡散層サイズを縮小しても充分なチャネル
幅を得ことができるので、転送された電荷量に対して出
力信号となる電圧を大きくし、転送されてくる電荷を容
量素子に充電するのに要する時間を短縮することができ
るので、−次元ＣＣＤホトセンサの動作時間の高速化を
図ることができる。
以下、本発明の構成について、実施例とともに説明する
。
。
第１図は、本発明の一実施例を説明するための一次元Ｃ
ＯＤホトセンサを備えた半導体集積回路装置の概略平面
図である。
ＯＤホトセンサを備えた半導体集積回路装置の概略平面
図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図において、ｌは一次元ＣＣＤホトセンサを備えた
半導体集積回路装置である。２は半導体集積回路装置１
の周辺部に配置されて設けられた外部端子である。３は
半導体集積回路装置１の中央部に設けられたホトダイオ
ードであり、光信号を電気信号に変換するためのもので
ある。４は半導体集積回路装置１のホトダイオード３の
両側部に設けられたＣＯＤシフトレジスタであり、ホト
ダイオード３からの電気信号（電荷）を順次転送するた
めのものである。５は半導体集積回路装置１のＣＣＤシ
フトレジスタ４の出力部近傍に設けられたアンプであり
、ＣＣＤシフトレジスタ４の出力段に転送された情報と
なる電圧を増幅するためのものである。
半導体集積回路装置である。２は半導体集積回路装置１
の周辺部に配置されて設けられた外部端子である。３は
半導体集積回路装置１の中央部に設けられたホトダイオ
ードであり、光信号を電気信号に変換するためのもので
ある。４は半導体集積回路装置１のホトダイオード３の
両側部に設けられたＣＯＤシフトレジスタであり、ホト
ダイオード３からの電気信号（電荷）を順次転送するた
めのものである。５は半導体集積回路装置１のＣＣＤシ
フトレジスタ４の出力部近傍に設けられたアンプであり
、ＣＣＤシフトレジスタ４の出力段に転送された情報と
なる電圧を増幅するためのものである。
次に、本実施例の具体的な構成について説明する。
第２図は、本発明の一実施例を説明するための二次元Ｃ
ＣＤホトセンサを備えた半導体集積回路装置のＣＯＤシ
フトレジスタの出力段を示す要部平面図であり、第３図
は、第２図の■−■切断線における断面図である。なお
、第２図において、その図面を見易くするために、各導
電層間に設けられるべき絶縁層は図示しない。
ＣＤホトセンサを備えた半導体集積回路装置のＣＯＤシ
フトレジスタの出力段を示す要部平面図であり、第３図
は、第２図の■−■切断線における断面図である。なお
、第２図において、その図面を見易くするために、各導
電層間に設けられるべき絶縁層は図示しない。
第２図及び第３図において、６はｐ型の半導体基板であ
り、半導体集積回路装置ｌを構成するためのものである
。７は半導体素子形成領域間の半導体基板６主面上部に
設けられたフィールド絶縁膜であり、半導体素子間を電
気的に分離するためのものである。８は半導体素子形成
領域の半導体基板６主面上部に設けられた絶縁膜であり
、主として、ＣＯＤ、絶縁ゲート型電界効果トランジス
タ（以下、ＭＩＳＦＥＴという）のゲート絶縁膜を構成
するためのものである。９は半導体素子形成領域の所定
の半導体基板６主面部に設けられたｎ−型の半導体領域
であり、主として、ＣＯＤの転送効率を向上するための
ものである。ＩＯＡは半導体領域９上部に絶縁膜８を介
し所定ピッチで配置して設けられた導電層であり、ホト
ダイオード３からの電荷を転送する転送ゲート構成をす
るためのもので、ＣＯＤシフトレジスタを構成するため
のものである。ＩＯＢは半導体領域９上部に絶ｌ縁膜８
を介して設けられた導電層であり、ＣＯＤシフトレジス
タの出力段でリセット用のＭＩＳＦＥＴを構成するため
のものである。これらの導電層１０Ａ、ＩＯＢは、製造
工程における第１層目の導電層により形成される。１１
は導電層１０Ａ、ＩＯＢを覆うように設けられた絶縁膜
であり、その上部に設けられる導電層との電気的な分離
をするためのものである。１２Ａは半導体領域９上部に
絶縁膜８，１１を介し導電層１０Ａ間に所定ピッチで配
置して設けられた導電層であり、ホトダイオード３から
の電荷を転送するための転送ゲートを構成するためのも
ので、ＣＯＤシフトレジスタを構成するためのものであ
る。１２Ｂは半導体領域９上部に絶縁膜８，１１を介し
後述する転送された電荷を蓄積する半導体領域をコの字
状に囲むようにして設けられた導電層であり、ホトダイ
オード３からの電荷を転送するためのもので、ＣＯＤシ
フトレジスタの出力段ゲートを構成するためのものであ
る。この導電層１２Ｂは、コの字状に構成されているの
で、半導体領域９に形成されるチャネル幅を大きくする
（ゲートコンダクタンスを大きくする）ことができ、Ｃ
ＯＤシフトレジスタの出力段の容量素子に充電する動作
速度を向上することができる。これらの導電層１２Ａ。
り、半導体集積回路装置ｌを構成するためのものである
。７は半導体素子形成領域間の半導体基板６主面上部に
設けられたフィールド絶縁膜であり、半導体素子間を電
気的に分離するためのものである。８は半導体素子形成
領域の半導体基板６主面上部に設けられた絶縁膜であり
、主として、ＣＯＤ、絶縁ゲート型電界効果トランジス
タ（以下、ＭＩＳＦＥＴという）のゲート絶縁膜を構成
するためのものである。９は半導体素子形成領域の所定
の半導体基板６主面部に設けられたｎ−型の半導体領域
であり、主として、ＣＯＤの転送効率を向上するための
ものである。ＩＯＡは半導体領域９上部に絶縁膜８を介
し所定ピッチで配置して設けられた導電層であり、ホト
ダイオード３からの電荷を転送する転送ゲート構成をす
るためのもので、ＣＯＤシフトレジスタを構成するため
のものである。ＩＯＢは半導体領域９上部に絶ｌ縁膜８
を介して設けられた導電層であり、ＣＯＤシフトレジス
タの出力段でリセット用のＭＩＳＦＥＴを構成するため
のものである。これらの導電層１０Ａ、ＩＯＢは、製造
工程における第１層目の導電層により形成される。１１
は導電層１０Ａ、ＩＯＢを覆うように設けられた絶縁膜
であり、その上部に設けられる導電層との電気的な分離
をするためのものである。１２Ａは半導体領域９上部に
絶縁膜８，１１を介し導電層１０Ａ間に所定ピッチで配
置して設けられた導電層であり、ホトダイオード３から
の電荷を転送するための転送ゲートを構成するためのも
ので、ＣＯＤシフトレジスタを構成するためのものであ
る。１２Ｂは半導体領域９上部に絶縁膜８，１１を介し
後述する転送された電荷を蓄積する半導体領域をコの字
状に囲むようにして設けられた導電層であり、ホトダイ
オード３からの電荷を転送するためのもので、ＣＯＤシ
フトレジスタの出力段ゲートを構成するためのものであ
る。この導電層１２Ｂは、コの字状に構成されているの
で、半導体領域９に形成されるチャネル幅を大きくする
（ゲートコンダクタンスを大きくする）ことができ、Ｃ
ＯＤシフトレジスタの出力段の容量素子に充電する動作
速度を向上することができる。これらの導電層１２Ａ。
１２Ｂは、製造工程における第２ＷＪ目の導電層により
形成される。１３Ａ、１３Ｂは導電層１０Ｂのそれぞれ
の側部の絶縁膜８を介した半導体基板６主面部に設けら
れたｎ＋型の半導体領域であり、ソース領域、ドレイン
領域として使用されるもので、ＭＩＳＦＥＴを構成する
ためのものである。
形成される。１３Ａ、１３Ｂは導電層１０Ｂのそれぞれ
の側部の絶縁膜８を介した半導体基板６主面部に設けら
れたｎ＋型の半導体領域であり、ソース領域、ドレイン
領域として使用されるもので、ＭＩＳＦＥＴを構成する
ためのものである。
半導体領域１３Ａは、半導体基板６とのｐｎ接合部で出
力段の容量素子を構成するためのもので、該容量素子に
は、転送ゲートとなる導電層１０Ａ。
力段の容量素子を構成するためのもので、該容量素子に
は、転送ゲートとなる導電層１０Ａ。
１２Ａより転送されてくる電荷を出力段ゲートとなる導
電層１２Ｂにより形成されるチャネル領域を介して充電
されるようになっている。
電層１２Ｂにより形成されるチャネル領域を介して充電
されるようになっている。
そして、半導体領域１３Ａは、そのサイズ（例えば、半
導体領域９の幅寸法に対する寸法）が縮小されており、
その容量値が小さく、転送された電荷量に対する出力信
号となる電圧が大きいので、出力信号の信頼性、すなわ
ち、情報の読み出し動作の信頼性を向上するようになっ
ている。１４はＣＯＤ、ＭＩＳＦＥＴ等の半導体素子を
覆うように設けられた絶縁膜であり、その上部に設けら
れるべき導電層との電気的な分離をするためのものであ
る。１５Ａは半導体領域１３Ａ上部の絶縁膜８．１４を
選択的に除去して設けられた接続孔、１５Ｂは半導体領
域１３Ｂ上部の絶縁膜８，１４を選択的に除去して設け
られた接続孔であり、絶縁膜１４上部に設けられる導電
層との電気的な接続をするためのものである。１６Ａは
一端が接続孔１５Ａを介して半導体領域１３Ａに他端が
アンプ５に電気的に接続された導電層、１６Ｂは一端が
接続孔１５Ｂを介して半導体領域１３Ｂに他端が電源端
子（例えば、１２ ［Ｖ］ ）に電気的に接続された導
電層であり、それらを電気的に接続するためのものであ
る。これらの導電層１６Ａ、１６Ｂは、製造工程におけ
る第３層目の導電層により形成される。なお、前記導電
層１０Ａ、ＩＯＢ。
導体領域９の幅寸法に対する寸法）が縮小されており、
その容量値が小さく、転送された電荷量に対する出力信
号となる電圧が大きいので、出力信号の信頼性、すなわ
ち、情報の読み出し動作の信頼性を向上するようになっ
ている。１４はＣＯＤ、ＭＩＳＦＥＴ等の半導体素子を
覆うように設けられた絶縁膜であり、その上部に設けら
れるべき導電層との電気的な分離をするためのものであ
る。１５Ａは半導体領域１３Ａ上部の絶縁膜８．１４を
選択的に除去して設けられた接続孔、１５Ｂは半導体領
域１３Ｂ上部の絶縁膜８，１４を選択的に除去して設け
られた接続孔であり、絶縁膜１４上部に設けられる導電
層との電気的な接続をするためのものである。１６Ａは
一端が接続孔１５Ａを介して半導体領域１３Ａに他端が
アンプ５に電気的に接続された導電層、１６Ｂは一端が
接続孔１５Ｂを介して半導体領域１３Ｂに他端が電源端
子（例えば、１２ ［Ｖ］ ）に電気的に接続された導
電層であり、それらを電気的に接続するためのものであ
る。これらの導電層１６Ａ、１６Ｂは、製造工程におけ
る第３層目の導電層により形成される。なお、前記導電
層１０Ａ、ＩＯＢ。
１２Ａ、１２Ｂは１例えば、多結晶シリコン膜により形
成し、前記導電層１６Ａ、１６Ｂは、例えば、アルミニ
ウム膜により形成すればよい。
成し、前記導電層１６Ａ、１６Ｂは、例えば、アルミニ
ウム膜により形成すればよい。
［効果］
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ことがで
きる。
術手段によれば、以下に述べるような効果を得ことがで
きる。
（１） 、ＣＯＤシフトレジスタの出力段の拡散層をコ
の字状に囲むように出力段のゲート電極を構成すること
により、充分なチャネル幅を得ことができるので、転送
されてくる電荷を容量素子に充電するのに要する時間を
短縮することができる。
の字状に囲むように出力段のゲート電極を構成すること
により、充分なチャネル幅を得ことができるので、転送
されてくる電荷を容量素子に充電するのに要する時間を
短縮することができる。
（２）、前記（１）により、転送されてくる電荷を容量
素子に充電するのに要する時間を短縮することができる
ので、−次元ＣＯＤホトセンサの動作詩間の高速化を図
ることができる。
素子に充電するのに要する時間を短縮することができる
ので、−次元ＣＯＤホトセンサの動作詩間の高速化を図
ることができる。
（３）、容量素子となる半導体領域のサイズを縮小する
ことにより、転送される電荷量に対する出力信号となる
電圧を大きくすることができるので。
ことにより、転送される電荷量に対する出力信号となる
電圧を大きくすることができるので。
情報の読み出し動作における信頼性を向上することがで
きる。
きる。
（４）、前記（１）乃至（３）により、容量素子となる
半導体領域のサイズを縮小しても充分なチャネル幅を得
ことができ、転送された電荷量に対して出力信号となる
電圧を大きくし、転送されてくる電荷を容量素子に充電
するのに要する時間を短縮することができるので、−次
元ＣＣＤホトセンサの情報の読み出し動作における信頼
性を向上することができ、かつ、動作時間の高速化を図
ることができる。
半導体領域のサイズを縮小しても充分なチャネル幅を得
ことができ、転送された電荷量に対して出力信号となる
電圧を大きくし、転送されてくる電荷を容量素子に充電
するのに要する時間を短縮することができるので、−次
元ＣＣＤホトセンサの情報の読み出し動作における信頼
性を向上することができ、かつ、動作時間の高速化を図
ることができる。
以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において１
種々変形し得ることは勿論である。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において１
種々変形し得ることは勿論である。
例えば、前記出力段のゲート電極となる導電層を高融点
金属層、高融点金属とシリコンとの化合物であるシリサ
イド層で形成しでもよい。
金属層、高融点金属とシリコンとの化合物であるシリサ
イド層で形成しでもよい。
また、ＣＯＤを備えた半導体集積回路装置に限定される
ことなく、ＭＩＳＦＥＴを備えた半導体集積回路装置に
おいて、ＭＩＳＦＥＴのゲート電極をコの字状に構成し
てもよい。
ことなく、ＭＩＳＦＥＴを備えた半導体集積回路装置に
おいて、ＭＩＳＦＥＴのゲート電極をコの字状に構成し
てもよい。
第１図は１本発明の一実施例を説明するための一次元Ｃ
ＣＤホトセンサを備えた半導体集積回路装置の概略平面
図、 第２図は１本発明の一実施例を説明するための一次元Ｃ
ＣＤホトセンサを備えた半導体集積回路装置のＣＣＤシ
フトレジスタの出力段を示す要部平面図。 第３図は、第２図の■−■切断線における断面図である
。 図中、１・・・半導体集積回路装置、２・・・外部端子
８・・・ホトダイオード、４・・・ＣＣＤシフトレジス
タ、５・・・アンプ、６・・・半導体基板、７・・・フ
ィールド絶縁膜、８，１１，１４・・・絶縁膜、９，１
３Ａ、１３ Ｂ ・・・半導体領域、１０Ａ、ＩＯＢ、
１２Ａ、１２Ｂ、１６Ａ、１６Ｂ・・・導電層、１５Ａ
、１５Ｂ・・・接続孔である。 代理人 弁理士 高橋明夫 第 １ 図
ＣＤホトセンサを備えた半導体集積回路装置の概略平面
図、 第２図は１本発明の一実施例を説明するための一次元Ｃ
ＣＤホトセンサを備えた半導体集積回路装置のＣＣＤシ
フトレジスタの出力段を示す要部平面図。 第３図は、第２図の■−■切断線における断面図である
。 図中、１・・・半導体集積回路装置、２・・・外部端子
８・・・ホトダイオード、４・・・ＣＣＤシフトレジス
タ、５・・・アンプ、６・・・半導体基板、７・・・フ
ィールド絶縁膜、８，１１，１４・・・絶縁膜、９，１
３Ａ、１３ Ｂ ・・・半導体領域、１０Ａ、ＩＯＢ、
１２Ａ、１２Ｂ、１６Ａ、１６Ｂ・・・導電層、１５Ａ
、１５Ｂ・・・接続孔である。 代理人 弁理士 高橋明夫 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、他の領域と電気的に分離されて設けられた第１導電
型の第１の半導体領域と、該第１の半導体領域の所定主
面部に設けられた第２導電型の第２の半導体領域と、該
第２の半導体領域を囲むように絶縁膜を介して前記第１
の半導体領域の主面上部に設けられた導電層とを具備し
てなることを特徴とする半導体集積回路装置。 ２、前記導電層は、コの字状に構成されてなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 ３、前記第１の半導体領域は、前記導電層下部のその主
面部に、前記第２の半導体領域と同一導電型でそれより
も低い不純物濃度を有し、かつ、第２の半導体領域に電
気的に接続された第３の半導体領域を具備してなること
を特徴とする特許請求の範囲第１項及び第２項記載の半
導体集積回路装置。 ４、前記導電層は、電荷結合素子からなるシフトレジス
タの出力段の梗−ト電極を構成し、前記第２の半導体領
域は、前記シフトレジスタにおいて転送されてくる電荷
を蓄積するための容量素子を構成してなることを特徴と
する特許請求の範囲第１項乃至第３項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078558A JPS60224264A (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078558A JPS60224264A (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224264A true JPS60224264A (ja) | 1985-11-08 |
Family
ID=13665231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078558A Pending JPS60224264A (ja) | 1984-04-20 | 1984-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422503A (en) * | 1992-12-22 | 1995-06-06 | Thomson-Csf Semiconducteurs Specifiques | CCD shift register with improved reading device |
| JPH07176726A (ja) * | 1993-12-21 | 1995-07-14 | Sony Corp | 電荷転送装置 |
| CN112331688A (zh) * | 2020-11-04 | 2021-02-05 | 中国电子科技集团公司第四十四研究所 | 一种同时实现大信号处理和高频转移的ccd结构 |
-
1984
- 1984-04-20 JP JP59078558A patent/JPS60224264A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422503A (en) * | 1992-12-22 | 1995-06-06 | Thomson-Csf Semiconducteurs Specifiques | CCD shift register with improved reading device |
| JPH07176726A (ja) * | 1993-12-21 | 1995-07-14 | Sony Corp | 電荷転送装置 |
| CN112331688A (zh) * | 2020-11-04 | 2021-02-05 | 中国电子科技集团公司第四十四研究所 | 一种同时实现大信号处理和高频转移的ccd结构 |
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