JPH097371A - 昇圧電圧供給回路 - Google Patents
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Abstract
(57)【要約】
【目的】昇圧電源から出力される昇圧電圧を所定の回路
に供給するための昇圧電圧供給回路に関し、負荷放電用
トランジスタのホットキャリアによる劣化防止を図るた
めに設けられる耐圧補償用トランジスタのホットキャリ
アによる劣化防止を図り、信頼性を確保する。 【構成】ｎＭＯＳトランジスタ１９（耐圧補償用トラン
ジスタ）は、チャネル幅をｎＭＯＳトランジスタ１１
（負荷放電用トランジスタ）よりも大とし、即ち、電流
駆動能力をｎＭＯＳトランジスタ１１よりも大とし、ｎ
ＭＯＳトランジスタ１１＝オンとされた場合、ノード１
４の電圧をノード１５の電圧に追随して下降させ、ｎＭ
ＯＳトランジスタ１９のドレイン・ソース間に昇圧電圧
ＳＶＣが印加されないようにする。
に供給するための昇圧電圧供給回路に関し、負荷放電用
トランジスタのホットキャリアによる劣化防止を図るた
めに設けられる耐圧補償用トランジスタのホットキャリ
アによる劣化防止を図り、信頼性を確保する。 【構成】ｎＭＯＳトランジスタ１９（耐圧補償用トラン
ジスタ）は、チャネル幅をｎＭＯＳトランジスタ１１
（負荷放電用トランジスタ）よりも大とし、即ち、電流
駆動能力をｎＭＯＳトランジスタ１１よりも大とし、ｎ
ＭＯＳトランジスタ１１＝オンとされた場合、ノード１
４の電圧をノード１５の電圧に追随して下降させ、ｎＭ
ＯＳトランジスタ１９のドレイン・ソース間に昇圧電圧
ＳＶＣが印加されないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、昇圧電源から出力され
る、電源電圧を昇圧してなる昇圧電圧を所定の回路に供
給するための昇圧電圧供給回路に関する。
る、電源電圧を昇圧してなる昇圧電圧を所定の回路に供
給するための昇圧電圧供給回路に関する。
【０００２】近年、半導体装置においては、微細化に伴
い、装置内のトランジスタの耐圧が小さくなっており、
このため、ホットキャリアによるトランジスタの劣化問
題が重要視されている。
い、装置内のトランジスタの耐圧が小さくなっており、
このため、ホットキャリアによるトランジスタの劣化問
題が重要視されている。
【０００３】特に、ダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭという）においては、メモリ
セルへのデータの書込み時に電源電圧以上の高い電圧を
必要とすることから昇圧電源が必要となるが、この昇圧
電源から出力される昇圧電圧を所定の回路に供給するた
めの昇圧電圧供給回路においては、ホットキャリアによ
るトランジスタの劣化は深刻な問題である。
・メモリ（以下、ＤＲＡＭという）においては、メモリ
セルへのデータの書込み時に電源電圧以上の高い電圧を
必要とすることから昇圧電源が必要となるが、この昇圧
電源から出力される昇圧電圧を所定の回路に供給するた
めの昇圧電圧供給回路においては、ホットキャリアによ
るトランジスタの劣化は深刻な問題である。
【０００４】
【従来の技術】図７は従来のＤＲＡＭが備えている昇圧
電圧供給回路の一例を負荷と共に示す回路図である。
電圧供給回路の一例を負荷と共に示す回路図である。
【０００５】図７中、ＳＶＣは昇圧電源から出力され
る、電源電圧ＶＣＣを昇圧してなる昇圧電圧、ＣＴＬは
高レベルを電源電圧ＶＣＣ、低レベルを接地電圧ＶＳＳ
とする制御信号、１は昇圧電圧供給回路、２は昇圧電圧
供給回路１の負荷である。
る、電源電圧ＶＣＣを昇圧してなる昇圧電圧、ＣＴＬは
高レベルを電源電圧ＶＣＣ、低レベルを接地電圧ＶＳＳ
とする制御信号、１は昇圧電圧供給回路、２は昇圧電圧
供給回路１の負荷である。
【０００６】また、昇圧電圧供給回路１において、３は
制御信号ＣＴＬの高レベルの電圧を昇圧電圧ＳＶＣにレ
ベル変換するレベル変換回路であり、４、５はｐＭＯＳ
トランジスタ、６、７はｎＭＯＳトランジスタ、８はイ
ンバータである。
制御信号ＣＴＬの高レベルの電圧を昇圧電圧ＳＶＣにレ
ベル変換するレベル変換回路であり、４、５はｐＭＯＳ
トランジスタ、６、７はｎＭＯＳトランジスタ、８はイ
ンバータである。
【０００７】また、９は昇圧電圧ＳＶＣを負荷２に対し
て出力する出力回路であり、１０はレベル変換回路３の
出力によりオン（導通）、オフ（非導通）が制御される
負荷充電用のｐＭＯＳトランジスタ、１１はレベル変換
回路３の出力によりオン、オフが制御される負荷放電用
のｎＭＯＳトランジスタである。
て出力する出力回路であり、１０はレベル変換回路３の
出力によりオン（導通）、オフ（非導通）が制御される
負荷充電用のｐＭＯＳトランジスタ、１１はレベル変換
回路３の出力によりオン、オフが制御される負荷放電用
のｎＭＯＳトランジスタである。
【０００８】また、１２はｎＭＯＳトランジスタ１１が
オンとされた場合に、ｎＭＯＳトランジスタ１１のドレ
イン・ソース間に加わる電圧を緩和し、ｎＭＯＳトラン
ジスタ１１のホットキャリアによる劣化防止を図るため
の耐圧補償用のｎＭＯＳトランジスタであり、ゲートに
電源電圧ＶＣＣが印加される。
オンとされた場合に、ｎＭＯＳトランジスタ１１のドレ
イン・ソース間に加わる電圧を緩和し、ｎＭＯＳトラン
ジスタ１１のホットキャリアによる劣化防止を図るため
の耐圧補償用のｎＭＯＳトランジスタであり、ゲートに
電源電圧ＶＣＣが印加される。
【０００９】また、図８は昇圧電圧供給回路１の動作を
示すタイムチャートであり、制御信号ＣＴＬの電圧波
形、ノード１３の電圧変化（レベル変換回路３の出力の
変化）、ノード１４の電圧変化（出力回路９の出力の変
化）、ノード１５の電圧変化を示している。
示すタイムチャートであり、制御信号ＣＴＬの電圧波
形、ノード１３の電圧変化（レベル変換回路３の出力の
変化）、ノード１４の電圧変化（出力回路９の出力の変
化）、ノード１５の電圧変化を示している。
【００１０】即ち、この昇圧電圧供給回路１において
は、制御信号ＣＴＬ＝接地電圧ＶＳＳとされている場合
には、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳ
トランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オン
となり、ノード１３の電圧＝昇圧電圧ＳＶＣとなってい
る。
は、制御信号ＣＴＬ＝接地電圧ＶＳＳとされている場合
には、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳ
トランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オン
となり、ノード１３の電圧＝昇圧電圧ＳＶＣとなってい
る。
【００１１】この結果、出力回路９においては、ｐＭＯ
Ｓトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１
＝オンとなり、ノード１４、１５の電圧＝接地電圧ＶＳ
Ｓとなっている。
Ｓトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１
＝オンとなり、ノード１４、１５の電圧＝接地電圧ＶＳ
Ｓとなっている。
【００１２】この状態から、制御信号ＣＴＬ＝電源電圧
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
【００１３】この結果、出力回路９においては、ｐＭＯ
Ｓトランジスタ１０＝オン、ｎＭＯＳトランジスタ１１
＝オフとなり、ｐＭＯＳトランジスタ１０を介して負荷
２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝昇
圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ（ｎ
ＭＯＳトランジスタ１２のスレッショルド電圧）とな
る。
Ｓトランジスタ１０＝オン、ｎＭＯＳトランジスタ１１
＝オフとなり、ｐＭＯＳトランジスタ１０を介して負荷
２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝昇
圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ（ｎ
ＭＯＳトランジスタ１２のスレッショルド電圧）とな
る。
【００１４】この状態から、制御信号ＣＴＬ＝接地電圧
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝ＳＶＣとなる。
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝ＳＶＣとなる。
【００１５】この結果、出力回路９においては、ｐＭＯ
Ｓトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１
＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯＳ
トランジスタ１２、１１を介して放電され、ノード１４
の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降
し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧
ＶＳＳに下降する。
Ｓトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１
＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯＳ
トランジスタ１２、１１を介して放電され、ノード１４
の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降
し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧
ＶＳＳに下降する。
【００１６】
【発明が解決しようとする課題】ここに、この昇圧電圧
供給回路１においては、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ｎＭＯＳトランジスタ１２、１１間に
蓄積されていた電荷は、ｎＭＯＳトランジスタ１１によ
り放電され、ノード１５の電圧は、直ちに、接地電圧Ｖ
ＳＳに下降するが、ノード１４の電圧は、負荷２の容量
が大きい場合には、なかなか、接地電圧ＶＳＳに下降し
ない。
供給回路１においては、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ｎＭＯＳトランジスタ１２、１１間に
蓄積されていた電荷は、ｎＭＯＳトランジスタ１１によ
り放電され、ノード１５の電圧は、直ちに、接地電圧Ｖ
ＳＳに下降するが、ノード１４の電圧は、負荷２の容量
が大きい場合には、なかなか、接地電圧ＶＳＳに下降し
ない。
【００１７】このため、図８に示す時刻Ｔ１において
は、ｎＭＯＳトランジスタ１２のドレイン・ソース間に
略昇圧電圧ＳＶＣが印加されてしまい、ｎＭＯＳトラン
ジスタ１１のホットキャリアによる劣化防止を図るため
に設けたｎＭＯＳトランジスタ１２がホットキャリアに
より劣化してしまうという問題点があった。
は、ｎＭＯＳトランジスタ１２のドレイン・ソース間に
略昇圧電圧ＳＶＣが印加されてしまい、ｎＭＯＳトラン
ジスタ１１のホットキャリアによる劣化防止を図るため
に設けたｎＭＯＳトランジスタ１２がホットキャリアに
より劣化してしまうという問題点があった。
【００１８】特に、シンクロナスＤＲＡＭのような高速
ＤＲＡＭにおいては、ｎＭＯＳトランジスタ１２のホッ
トキャリアによる劣化問題は深刻であり、その対策が急
務とされている。
ＤＲＡＭにおいては、ｎＭＯＳトランジスタ１２のホッ
トキャリアによる劣化問題は深刻であり、その対策が急
務とされている。
【００１９】本発明は、かかる点に鑑み、負荷放電用の
トランジスタのホットキャリアによる劣化防止を図るた
めに設けられる耐圧補償用のトランジスタのホットキャ
リアによる劣化防止を図り、信頼性を確保することがで
きるようにした昇圧電圧供給回路を提供することを目的
とする。
トランジスタのホットキャリアによる劣化防止を図るた
めに設けられる耐圧補償用のトランジスタのホットキャ
リアによる劣化防止を図り、信頼性を確保することがで
きるようにした昇圧電圧供給回路を提供することを目的
とする。
【００２０】
【課題を解決するための手段】本発明による昇圧電圧供
給回路は、第１のオーミック電極を昇圧電源に接続さ
れ、第２のオーミック電極を昇圧電圧出力端に接続さ
れ、昇圧電圧出力時に導通、昇圧電圧非出力時に非導通
とされる負荷充電用トランジスタと、第１のオーミック
電極を昇圧電圧出力端に接続され、昇圧電圧出力時及び
昇圧電圧非出力時を通じて導通とされる耐圧補償用トラ
ンジスタと、第１のオーミック電極を耐圧補償用トラン
ジスタの第２のオーミック電極に接続され、第２のオー
ミック電極を接地され、昇圧電圧非出力時に導通、昇圧
電圧出力時に非導通とされる負荷放電用トランジスタと
を有してなる昇圧電圧供給回路において、耐圧補償用ト
ランジスタは、その電流駆動能力を負荷放電用トランジ
スタよりも大とされるものである。
給回路は、第１のオーミック電極を昇圧電源に接続さ
れ、第２のオーミック電極を昇圧電圧出力端に接続さ
れ、昇圧電圧出力時に導通、昇圧電圧非出力時に非導通
とされる負荷充電用トランジスタと、第１のオーミック
電極を昇圧電圧出力端に接続され、昇圧電圧出力時及び
昇圧電圧非出力時を通じて導通とされる耐圧補償用トラ
ンジスタと、第１のオーミック電極を耐圧補償用トラン
ジスタの第２のオーミック電極に接続され、第２のオー
ミック電極を接地され、昇圧電圧非出力時に導通、昇圧
電圧出力時に非導通とされる負荷放電用トランジスタと
を有してなる昇圧電圧供給回路において、耐圧補償用ト
ランジスタは、その電流駆動能力を負荷放電用トランジ
スタよりも大とされるものである。
【００２１】
【作用】本発明においては、負荷充電用トランジスタ＝
オン、負荷放電用トランジスタ＝オフとされる場合、負
荷に対する充電が行われ、昇圧電圧出力端の電圧＝昇圧
電圧となる。
オン、負荷放電用トランジスタ＝オフとされる場合、負
荷に対する充電が行われ、昇圧電圧出力端の電圧＝昇圧
電圧となる。
【００２２】この状態から、負荷充電用トランジスタ＝
オフ、負荷放電用トランジスタ＝オンとされる場合に
は、負荷に蓄積されている電荷は、耐圧補償用トランジ
スタ及び負荷放電用トランジスタを介して放電され、昇
圧電圧出力端の電圧＝接地電圧とされる。
オフ、負荷放電用トランジスタ＝オンとされる場合に
は、負荷に蓄積されている電荷は、耐圧補償用トランジ
スタ及び負荷放電用トランジスタを介して放電され、昇
圧電圧出力端の電圧＝接地電圧とされる。
【００２３】この場合、耐圧補償用トランジスタは、そ
の電流駆動能力を負荷放電用トランジスタよりも大とさ
れているので、耐圧補償用トランジスタの第２のオーミ
ック電極の電圧は、比較的ゆっくりと下降すると共に、
昇圧電圧出力端の電圧は、耐圧補償用トランジスタの第
２のオーミック電極の電圧に追随して下降することにな
り、耐圧補償用トランジスタの第１、第２のオーミック
電極間に昇圧電圧が印加されることはない。
の電流駆動能力を負荷放電用トランジスタよりも大とさ
れているので、耐圧補償用トランジスタの第２のオーミ
ック電極の電圧は、比較的ゆっくりと下降すると共に、
昇圧電圧出力端の電圧は、耐圧補償用トランジスタの第
２のオーミック電極の電圧に追随して下降することにな
り、耐圧補償用トランジスタの第１、第２のオーミック
電極間に昇圧電圧が印加されることはない。
【００２４】
【実施例】以下、図１〜図６を参照して、本発明の第１
実施例〜第４実施例について説明する。なお、図１、図
３、図５、図６において、図７に対応する部分には同一
符号を付し、その重複説明は省略する。
実施例〜第４実施例について説明する。なお、図１、図
３、図５、図６において、図７に対応する部分には同一
符号を付し、その重複説明は省略する。
【００２５】第１実施例・・図１、図２ 図１は本発明の第１実施例の昇圧電圧供給回路を負荷と
共に示す回路図であり、図１中、１７は第１実施例の昇
圧電圧供給回路である。
共に示す回路図であり、図１中、１７は第１実施例の昇
圧電圧供給回路である。
【００２６】この第１実施例の昇圧電圧供給回路１７
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路１８を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路１８を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
【００２７】ここに、出力回路１８は、ｎＭＯＳトラン
ジスタ１１のホットキャリアによる劣化防止を図るため
の耐圧補償用のｎＭＯＳトランジスタとして、ソース・
ドレインの対向長、即ち、チャネル幅をｎＭＯＳトラン
ジスタ１１よりも大とするｎＭＯＳトランジスタ１９を
設け、その他については、図７に示す従来の昇圧電圧供
給回路１が設ける出力回路９と同様に構成したものであ
る。
ジスタ１１のホットキャリアによる劣化防止を図るため
の耐圧補償用のｎＭＯＳトランジスタとして、ソース・
ドレインの対向長、即ち、チャネル幅をｎＭＯＳトラン
ジスタ１１よりも大とするｎＭＯＳトランジスタ１９を
設け、その他については、図７に示す従来の昇圧電圧供
給回路１が設ける出力回路９と同様に構成したものであ
る。
【００２８】また、図２は第１実施例の昇圧電圧供給回
路１７の動作を示すタイムチャートであり、制御信号Ｃ
ＴＬの電圧波形、ノード１３の電圧変化（レベル変換回
路３の出力の変化）、ノード１４の電圧変化（出力回路
１８の出力の変化）、ノード１５の電圧変化を示してい
る。
路１７の動作を示すタイムチャートであり、制御信号Ｃ
ＴＬの電圧波形、ノード１３の電圧変化（レベル変換回
路３の出力の変化）、ノード１４の電圧変化（出力回路
１８の出力の変化）、ノード１５の電圧変化を示してい
る。
【００２９】即ち、この第１実施例の昇圧電圧供給回路
１７においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとさ
れている場合には、インバータ８の出力＝電源電圧ＶＣ
Ｃ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジ
スタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶ
Ｃとなっている。
１７においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとさ
れている場合には、インバータ８の出力＝電源電圧ＶＣ
Ｃ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジ
スタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶ
Ｃとなっている。
【００３０】この結果、出力回路１８においては、ｐＭ
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１
１＝オンとなり、ノード１４、１５の電圧＝接地電圧Ｖ
ＳＳとなっている。
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１
１＝オンとなり、ノード１４、１５の電圧＝接地電圧Ｖ
ＳＳとなっている。
【００３１】この状態から、制御信号ＣＴＬ＝電源電圧
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
【００３２】この結果、出力回路１８においては、ｐＭ
ＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ１
１＝オフとなり、ｐＭＯＳトランジスタ１０を介して負
荷２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝
昇圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ
（ｎＭＯＳトランジスタ１９のスレッショルド電圧）と
なる。
ＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ１
１＝オフとなり、ｐＭＯＳトランジスタ１０を介して負
荷２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝
昇圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ
（ｎＭＯＳトランジスタ１９のスレッショルド電圧）と
なる。
【００３３】この状態から、制御信号ＣＴＬ＝接地電圧
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝昇圧電圧ＳＶＣとなる。
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝昇圧電圧ＳＶＣとなる。
【００３４】この結果、出力回路１８においては、ｐＭ
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１
１＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯ
Ｓトランジスタ１９、１１を介して放電され、ノード１
４の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降
し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧
ＶＳＳに下降する。
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１
１＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯ
Ｓトランジスタ１９、１１を介して放電され、ノード１
４の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降
し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧
ＶＳＳに下降する。
【００３５】ここに、ｎＭＯＳトランジスタ１９は、そ
のチャネル幅をｎＭＯＳトランジスタ１１よりも大とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１１より
も大とされているので、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ノード１５にはｎＭＯＳトランジスタ
１１によって接地側に引き抜かれる電荷と同等の電荷が
ｎＭＯＳトランジスタ１９により供給される。
のチャネル幅をｎＭＯＳトランジスタ１１よりも大とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１１より
も大とされているので、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ノード１５にはｎＭＯＳトランジスタ
１１によって接地側に引き抜かれる電荷と同等の電荷が
ｎＭＯＳトランジスタ１９により供給される。
【００３６】この結果、ノード１５の電圧は比較的ゆっ
くりと下降すると共に、ノード１４の電圧はノード１５
の電圧に追随して下降することになり、ｎＭＯＳトラン
ジスタ１９のドレイン・ソース間に昇圧電圧ＳＶＣが印
加されることはない。
くりと下降すると共に、ノード１４の電圧はノード１５
の電圧に追随して下降することになり、ｎＭＯＳトラン
ジスタ１９のドレイン・ソース間に昇圧電圧ＳＶＣが印
加されることはない。
【００３７】したがって、この第１実施例の昇圧電圧供
給回路によれば、ｎＭＯＳトランジスタ１１のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１９のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
給回路によれば、ｎＭＯＳトランジスタ１１のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１９のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
【００３８】第２実施例・・図３、図４ 図３は本発明の第２実施例の昇圧電圧供給回路を負荷と
共に示す回路図であり、図３中、２１は第２実施例の昇
圧電圧供給回路である。
共に示す回路図であり、図３中、２１は第２実施例の昇
圧電圧供給回路である。
【００３９】この第２実施例の昇圧電圧供給回路２１
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路２２を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路２２を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
【００４０】この出力回路２２は、負荷放電用のｎＭＯ
Ｓトランジスタとして、ｎＭＯＳトランジスタ２３、２
４を設けると共に、ｎＭＯＳトランジスタ２４のゲート
電圧を制御する抵抗２５を設け、その他については、図
７に示す従来の昇圧電圧供給回路１が設ける出力回路９
と同様に構成したものである。
Ｓトランジスタとして、ｎＭＯＳトランジスタ２３、２
４を設けると共に、ｎＭＯＳトランジスタ２４のゲート
電圧を制御する抵抗２５を設け、その他については、図
７に示す従来の昇圧電圧供給回路１が設ける出力回路９
と同様に構成したものである。
【００４１】ここに、ｎＭＯＳトランジスタ２３は、そ
のチャネル幅をｎＭＯＳトランジスタ１２よりも小と
し、電流駆動能力をｎＭＯＳトランジスタ１２よりも小
とするものであり、ドレインをｎＭＯＳトランジスタ１
２のソースに接続され、ゲートをノード１３に接続さ
れ、ソースを接地されている。
のチャネル幅をｎＭＯＳトランジスタ１２よりも小と
し、電流駆動能力をｎＭＯＳトランジスタ１２よりも小
とするものであり、ドレインをｎＭＯＳトランジスタ１
２のソースに接続され、ゲートをノード１３に接続さ
れ、ソースを接地されている。
【００４２】また、ｎＭＯＳトランジスタ２４は、その
チャネル幅をｎＭＯＳトランジスタ２３よりも大とし、
電流駆動能力をｎＭＯＳトランジスタ２３よりも大とす
るものであり、ドレインをｎＭＯＳトランジスタ１２の
ソースに接続され、ゲートを抵抗２５を介してノード１
３に接続され、ソースを接地されている。
チャネル幅をｎＭＯＳトランジスタ２３よりも大とし、
電流駆動能力をｎＭＯＳトランジスタ２３よりも大とす
るものであり、ドレインをｎＭＯＳトランジスタ１２の
ソースに接続され、ゲートを抵抗２５を介してノード１
３に接続され、ソースを接地されている。
【００４３】また、図４は第２実施例の昇圧電圧供給回
路２１の動作を示すタイムチャートであり、制御信号Ｃ
ＴＬの電圧波形、ノード１３の電圧変化（レベル変換回
路３の出力の変化）、ノード１４の電圧変化（出力回路
２２の出力の変化）、ノード１５の電圧変化を示してい
る。
路２１の動作を示すタイムチャートであり、制御信号Ｃ
ＴＬの電圧波形、ノード１３の電圧変化（レベル変換回
路３の出力の変化）、ノード１４の電圧変化（出力回路
２２の出力の変化）、ノード１５の電圧変化を示してい
る。
【００４４】即ち、この第２実施例の昇圧電圧供給回路
２１においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとさ
れている場合には、インバータ８の出力＝電源電圧ＶＣ
Ｃ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジ
スタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶ
Ｃとなっている。
２１においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとさ
れている場合には、インバータ８の出力＝電源電圧ＶＣ
Ｃ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジ
スタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶ
Ｃとなっている。
【００４５】この結果、出力回路２２においては、ｐＭ
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ２
３、２４＝オンとなり、ノード１４、１５の電圧＝接地
電圧ＶＳＳとされている。
ＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ２
３、２４＝オンとなり、ノード１４、１５の電圧＝接地
電圧ＶＳＳとされている。
【００４６】この状態から、制御信号ＣＴＬ＝電源電圧
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
ＶＣＣにされると、レベル変換回路３においては、イン
バータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジス
タ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノ
ード１３の電圧＝接地電圧ＶＳＳとなる。
【００４７】この結果、出力回路２２においては、ｐＭ
ＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ２
３、２４＝オフとなり、ｐＭＯＳトランジスタ１０を介
して負荷２に昇圧電圧ＳＶＣが供給され、ノード１４の
電圧＝昇圧電圧ＳＶＣ、ノード１５の電圧＝ＶＣＣ−Ｖ
ＴＨ（ｎＭＯＳトランジスタ１２のスレッショルド電
圧）となる。
ＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ２
３、２４＝オフとなり、ｐＭＯＳトランジスタ１０を介
して負荷２に昇圧電圧ＳＶＣが供給され、ノード１４の
電圧＝昇圧電圧ＳＶＣ、ノード１５の電圧＝ＶＣＣ−Ｖ
ＴＨ（ｎＭＯＳトランジスタ１２のスレッショルド電
圧）となる。
【００４８】この状態から、制御信号ＣＴＬ＝接地電圧
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝昇圧電圧ＳＶＣとなる。
ＶＳＳにされると、レベル変換回路３においては、イン
バータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジス
タ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノ
ード１３の電圧＝昇圧電圧ＳＶＣとなる。
【００４９】このノード１３の昇圧電圧ＳＶＣは、ｐＭ
ＯＳトランジスタ１０及びｎＭＯＳトランジスタ２３の
ゲートには直ちに印加されるが、ｎＭＯＳトランジスタ
２４には抵抗２５によって遅延されて印加される。
ＯＳトランジスタ１０及びｎＭＯＳトランジスタ２３の
ゲートには直ちに印加されるが、ｎＭＯＳトランジスタ
２４には抵抗２５によって遅延されて印加される。
【００５０】この結果、出力回路２２においては、ま
ず、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトラン
ジスタ２３＝オンとなり、負荷２に蓄積されていた電荷
がｎＭＯＳトランジスタ１２、２３を介して放電され始
め、ノード１４の電圧は、昇圧電圧ＳＶＣから接地電圧
ＶＳＳに向かって下降し、ノード１５の電圧は、ＶＣＣ
−ＶＴＨから接地電圧ＶＳＳに向かって下降する。
ず、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトラン
ジスタ２３＝オンとなり、負荷２に蓄積されていた電荷
がｎＭＯＳトランジスタ１２、２３を介して放電され始
め、ノード１４の電圧は、昇圧電圧ＳＶＣから接地電圧
ＶＳＳに向かって下降し、ノード１５の電圧は、ＶＣＣ
−ＶＴＨから接地電圧ＶＳＳに向かって下降する。
【００５１】その後、ｎＭＯＳトランジスタ２４＝オン
とされ、負荷２に残存している電荷がｎＭＯＳトランジ
スタ１２、２４を介して放電され、ノード１４の電圧
は、接地電圧ＶＳＳに下降し、ノード１５の電圧は、接
地電圧ＶＳＳに下降する。
とされ、負荷２に残存している電荷がｎＭＯＳトランジ
スタ１２、２４を介して放電され、ノード１４の電圧
は、接地電圧ＶＳＳに下降し、ノード１５の電圧は、接
地電圧ＶＳＳに下降する。
【００５２】ここに、ｎＭＯＳトランジスタ２３は、そ
のチャネル幅をｎＭＯＳトランジスタ１２よりも小とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１２より
も小とされているので、ｎＭＯＳトランジスタ２３＝オ
ンとされた場合、ノード１５にはｎＭＯＳトランジスタ
２３によって接地側に引き抜かれる電荷と同等の電荷が
ｎＭＯＳトランジスタ１２により供給される。
のチャネル幅をｎＭＯＳトランジスタ１２よりも小とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１２より
も小とされているので、ｎＭＯＳトランジスタ２３＝オ
ンとされた場合、ノード１５にはｎＭＯＳトランジスタ
２３によって接地側に引き抜かれる電荷と同等の電荷が
ｎＭＯＳトランジスタ１２により供給される。
【００５３】この結果、ノード１５の電圧は比較的ゆっ
くりと下降すると共に、ノード１４の電圧はノード１５
の電圧に追随して下降することになり、ｎＭＯＳトラン
ジスタ１２のドレイン・ソース間に昇圧電圧ＳＶＣが印
加されることはない。
くりと下降すると共に、ノード１４の電圧はノード１５
の電圧に追随して下降することになり、ｎＭＯＳトラン
ジスタ１２のドレイン・ソース間に昇圧電圧ＳＶＣが印
加されることはない。
【００５４】したがって、この第２実施例の昇圧電圧供
給回路によれば、ｎＭＯＳトランジスタ２３のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１２のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
給回路によれば、ｎＭＯＳトランジスタ２３のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１２のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
【００５５】ここに、ｎＭＯＳトランジスタ２３は、そ
のチャネル幅をｎＭＯＳトランジスタ１２よりも小とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１２より
も小とされているので、ｎＭＯＳトランジスタ１２、２
３による放電は、その速度が遅いものとなってしまう。
のチャネル幅をｎＭＯＳトランジスタ１２よりも小とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ１２より
も小とされているので、ｎＭＯＳトランジスタ１２、２
３による放電は、その速度が遅いものとなってしまう。
【００５６】しかし、ｎＭＯＳトランジスタ２４は、そ
のチャネル幅をｎＭＯＳトランジスタ２３よりも大とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ２３より
も大とされており、ｎＭＯＳトランジスタ１２、２４に
よる放電の速度は、ｎＭＯＳトランジスタ１２、２３に
よる放電の速度よりも速いものとされている。
のチャネル幅をｎＭＯＳトランジスタ２３よりも大とさ
れ、その電流駆動能力をｎＭＯＳトランジスタ２３より
も大とされており、ｎＭＯＳトランジスタ１２、２４に
よる放電の速度は、ｎＭＯＳトランジスタ１２、２３に
よる放電の速度よりも速いものとされている。
【００５７】そして、この第２実施例の昇圧電圧供給回
路２１においては、放電時には、まず、ｎＭＯＳトラン
ジスタ１２、２３による放電を途中まで行わせ、ノード
１４の電圧がある程度下がってから、ｎＭＯＳトランジ
スタ１２、２４による放電を行わせるようにしているの
で、チャネル幅をｎＭＯＳトランジスタ１２よりも小と
するｎＭＯＳトランジスタ２３を設けることによる放電
時間の遅延を短くすることができる。
路２１においては、放電時には、まず、ｎＭＯＳトラン
ジスタ１２、２３による放電を途中まで行わせ、ノード
１４の電圧がある程度下がってから、ｎＭＯＳトランジ
スタ１２、２４による放電を行わせるようにしているの
で、チャネル幅をｎＭＯＳトランジスタ１２よりも小と
するｎＭＯＳトランジスタ２３を設けることによる放電
時間の遅延を短くすることができる。
【００５８】第３実施例・・図５ 図５は本発明の第３実施例の昇圧電圧供給回路を負荷と
共に示す回路図であり、図５中、２７は第３実施例の昇
圧電圧供給回路である。
共に示す回路図であり、図５中、２７は第３実施例の昇
圧電圧供給回路である。
【００５９】この第３実施例の昇圧電圧供給回路２７
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路２８を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路２８を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
【００６０】ここに、出力回路２８は、昇圧電源とＶＣ
Ｃ電源との間に、昇圧電圧ＳＶＣを分圧する抵抗２９、
３０からなる分圧回路を設け、ｎＭＯＳトランジスタ１
２のゲートに昇圧電圧ＳＶＣよりも低く、電源電圧ＶＣ
Ｃよりも高い電圧を供給し、ｎＭＯＳトランジスタ１２
の電流駆動能力をｎＭＯＳトランジスタ１１よりも大と
なるようにしたものである。
Ｃ電源との間に、昇圧電圧ＳＶＣを分圧する抵抗２９、
３０からなる分圧回路を設け、ｎＭＯＳトランジスタ１
２のゲートに昇圧電圧ＳＶＣよりも低く、電源電圧ＶＣ
Ｃよりも高い電圧を供給し、ｎＭＯＳトランジスタ１２
の電流駆動能力をｎＭＯＳトランジスタ１１よりも大と
なるようにしたものである。
【００６１】この結果、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ノード１５の電圧は比較的ゆっくりと
下降すると共に、ノード１４の電圧はノード１５の電圧
に追随して下降することになり、ｎＭＯＳトランジスタ
１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加され
ることはない。
ンとされた場合、ノード１５の電圧は比較的ゆっくりと
下降すると共に、ノード１４の電圧はノード１５の電圧
に追随して下降することになり、ｎＭＯＳトランジスタ
１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加され
ることはない。
【００６２】したがって、この第３実施例の昇圧電圧供
給回路によれば、ｎＭＯＳトランジスタ１１のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１２のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
給回路によれば、ｎＭＯＳトランジスタ１１のホットキ
ャリアによる劣化防止を図るために設けられるｎＭＯＳ
トランジスタ１２のホットキャリアによる劣化防止を図
り、信頼性を確保することができる。
【００６３】なお、この第３実施例においても、第２実
施例の場合のように、ｎＭＯＳトランジスタ２４及び抵
抗２５を付加してもよく、このようにする場合には、放
電時間の短縮化を図ることができる。
施例の場合のように、ｎＭＯＳトランジスタ２４及び抵
抗２５を付加してもよく、このようにする場合には、放
電時間の短縮化を図ることができる。
【００６４】第４実施例・・図６ 図６は本発明の第４実施例の昇圧電圧供給回路を負荷と
共に示す回路図であり、図６中、３３は第４実施例の昇
圧電圧供給回路である。
共に示す回路図であり、図６中、３３は第４実施例の昇
圧電圧供給回路である。
【００６５】この第４実施例の昇圧電圧供給回路３３
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路３４を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
は、図７に示す従来の昇圧電圧供給回路１が設ける出力
回路９と構成の異なる出力回路３４を設け、その他につ
いては、図７に示す従来の昇圧電圧供給回路１と同様に
構成したものである。
【００６６】ここに、出力回路３４は、ｎＭＯＳトラン
ジスタ１１のゲートをノード１３に接続せず、インバー
タ８の出力端に接続し、その他については、図７に示す
出力回路９と同様に構成したものである。
ジスタ１１のゲートをノード１３に接続せず、インバー
タ８の出力端に接続し、その他については、図７に示す
出力回路９と同様に構成したものである。
【００６７】この第４実施例においては、ｎＭＯＳトラ
ンジスタ１１がオンとされる場合には、ｎＭＯＳトラン
ジスタ１１のゲートに対して電源電圧ＶＣＣが印加され
るので、ｎＭＯＳトランジスタ１１の電流駆動能力は、
ｎＭＯＳトランジスタ１２よりも小となる。
ンジスタ１１がオンとされる場合には、ｎＭＯＳトラン
ジスタ１１のゲートに対して電源電圧ＶＣＣが印加され
るので、ｎＭＯＳトランジスタ１１の電流駆動能力は、
ｎＭＯＳトランジスタ１２よりも小となる。
【００６８】この結果、ｎＭＯＳトランジスタ１１＝オ
ンとされた場合、ノード１５の電圧は比較的ゆっくりと
下降すると共に、ノード１４の電圧はノード１５の電圧
に追随して下降することになり、ｎＭＯＳトランジスタ
１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加され
ることはない。
ンとされた場合、ノード１５の電圧は比較的ゆっくりと
下降すると共に、ノード１４の電圧はノード１５の電圧
に追随して下降することになり、ｎＭＯＳトランジスタ
１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加され
ることはない。
【００６９】したがって、この第４実施例の昇圧電圧供
給回路３３によれば、ｎＭＯＳトランジスタ１１のホッ
トキャリアによる劣化防止を図るために設けられるｎＭ
ＯＳトランジスタ１２のホットキャリアによる劣化防止
を図り、信頼性を確保することができる。
給回路３３によれば、ｎＭＯＳトランジスタ１１のホッ
トキャリアによる劣化防止を図るために設けられるｎＭ
ＯＳトランジスタ１２のホットキャリアによる劣化防止
を図り、信頼性を確保することができる。
【００７０】なお、この第４実施例においても、第２実
施例の場合のように、ｎＭＯＳトランジスタ２４及び抵
抗２５を付加してもよく、このようにする場合には、放
電時間の短縮化を図ることができる。
施例の場合のように、ｎＭＯＳトランジスタ２４及び抵
抗２５を付加してもよく、このようにする場合には、放
電時間の短縮化を図ることができる。
【００７１】
【発明の効果】以上のように、本発明によれば、耐圧補
償用トランジスタの電流駆動能力を負荷放電用トランジ
スタよりも大としたことにより、負荷放電用トランジス
タがオンとされた場合、耐圧補償用トランジスタと負荷
放電用のトランジスタとの接続点の電圧は、比較的ゆっ
くりと下降すると共に、昇圧電圧出力端の電圧は、耐圧
補償用のトランジスタと負荷放電用のトランジスタとの
接続点の電圧に追随して下降することになり、耐圧補償
用トランジスタの第１、第２のオーミック電極間に昇圧
電圧が印加されることはないので、耐圧補償用トランジ
スタのホットキャリアによる劣化防止を図り、信頼性を
確保することができる。
償用トランジスタの電流駆動能力を負荷放電用トランジ
スタよりも大としたことにより、負荷放電用トランジス
タがオンとされた場合、耐圧補償用トランジスタと負荷
放電用のトランジスタとの接続点の電圧は、比較的ゆっ
くりと下降すると共に、昇圧電圧出力端の電圧は、耐圧
補償用のトランジスタと負荷放電用のトランジスタとの
接続点の電圧に追随して下降することになり、耐圧補償
用トランジスタの第１、第２のオーミック電極間に昇圧
電圧が印加されることはないので、耐圧補償用トランジ
スタのホットキャリアによる劣化防止を図り、信頼性を
確保することができる。
【図１】本発明の第１実施例の昇圧電圧供給回路を負荷
と共に示す回路図である。
と共に示す回路図である。
【図２】本発明の第１実施例の昇圧電圧供給回路の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明の第２実施例の昇圧電圧供給回路を負荷
と共に示す回路図である。
と共に示す回路図である。
【図４】本発明の第２実施例の昇圧電圧供給回路の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図５】本発明の第３実施例の昇圧電圧供給回路を負荷
と共に示す回路図である。
と共に示す回路図である。
【図６】本発明の第４実施例の昇圧電圧供給回路を負荷
と共に示す回路図である。
と共に示す回路図である。
【図７】従来のＤＲＡＭが備えている昇圧電圧供給回路
の一例を負荷と共に示す回路図である。
の一例を負荷と共に示す回路図である。
【図８】図７に示す従来の昇圧電圧供給回路の動作を示
すタイムチャートである。
すタイムチャートである。
ＳＶＣ 昇圧電圧 ＣＴＬ 制御信号 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧
Claims (12)
- 【請求項１】第１のオーミック電極を昇圧電圧出力端に
接続され、第２のオーミック電極に電源電圧を昇圧して
なる昇圧電圧が供給され、昇圧電圧出力時に導通、昇圧
電圧非出力時に非導通とされる負荷充電用トランジスタ
と、第１のオーミック電極を前記昇圧電圧出力端に接続
され、昇圧電圧出力時及び昇圧電圧非出力時を通じて導
通とされる耐圧補償用トランジスタと、第１のオーミッ
ク電極を前記耐圧補償用トランジスタの第２のオーミッ
ク電極に接続され、第２のオーミック電極を接地され、
昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とさ
れる負荷放電用トランジスタとを有してなる昇圧電圧供
給回路において、前記耐圧補償用トランジスタは、その
電流駆動能力を前記負荷放電用トランジスタよりも大と
されていることを特徴とする昇圧電圧供給回路。 - 【請求項２】前記耐圧補償用トランジスタは、そのチャ
ネル幅を前記負荷放電用トランジスタよりも大とするこ
とを特徴とする請求項１記載の昇圧電圧供給回路。 - 【請求項３】前記耐圧補償用トランジスタの制御電極に
電源電圧よりも高く、昇圧電圧よりも低い電圧が印加さ
れることを特徴とする請求項１記載の昇圧電圧供給回
路。 - 【請求項４】前記負荷放電用トランジスタは、導通時、
制御電極に電源電圧が印加されることにより、前記耐圧
補償用トランジスタは、その電流駆動能力を前記負荷放
電用トランジスタよりも大とされていることを特徴とす
る請求項１記載の昇圧電圧供給回路。 - 【請求項５】第１のオーミック電極を前記耐圧補償用ト
ランジスタの第２のオーミック電極に接続され、第２の
オーミック電極を接地され、チャネル幅を前記負荷放電
用のトランジスタのチャネル幅よりも大とされ、前記負
荷放電用トランジスタに遅延して負荷放電動作を行うよ
うに制御される負荷放電用のトランジスタを付加してい
ることを特徴とする請求項２、３又は４記載の昇圧電圧
供給回路。 - 【請求項６】前記負荷充電用トランジスタは、制御電極
に接地電圧又は昇圧電圧が印加されるｐチャネル絶縁ゲ
ート形電界効果トランジスタであり、前記耐圧補償用ト
ランジスタは、ｎチャネル絶縁ゲート形電界効果トラン
ジスタであり、前記負荷放電用トランジスタは、制御電
極に昇圧電圧又は接地電圧が印加されるｎチャネル絶縁
ゲート形電界効果トランジスタであることを特徴とする
請求項１、２又は３記載の昇圧電圧供給回路。 - 【請求項７】前記負荷充電用トランジスタは、制御電極
に接地電圧又は昇圧電圧が印加されるｐチャネル絶縁ゲ
ート形電界効果トランジスタであり、前記耐圧補償用ト
ランジスタは、ｎチャネル絶縁ゲート形電界効果トラン
ジスタであり、前記負荷放電用トランジスタは、制御電
極に電源電圧又は接地電圧が印加されるｎチャネル絶縁
ゲート形電界効果トランジスタであることを特徴とする
請求項４記載の昇圧電圧供給回路。 - 【請求項８】前記負荷充電用トランジスタは、制御電極
に接地電圧又は昇圧電圧が印加されるｐチャネル絶縁ゲ
ート形電界効果トランジスタであり、前記耐圧補償用ト
ランジスタは、ｎチャネル絶縁ゲート形電界効果トラン
ジスタであり、前記負荷放電用トランジスタは、制御電
極に昇圧電圧又は接地電圧が印加されるｎチャネル絶縁
ゲート形電界効果トランジスタであり、前記付加された
負荷放電用トランジスタは、制御電極に昇圧電圧又は接
地電圧が印加されるｎチャネル絶縁ゲート形電界効果ト
ランジスタであることを特徴とする請求項５記載の昇圧
電圧供給回路。 - 【請求項９】高レベルを電源電圧、低レベルを接地電圧
とする第１の制御信号を、高レベルを昇圧電圧、低レベ
ルを接地電圧とする第２の制御信号にレベル変換するレ
ベル変換回路を有し、前記第２の制御信号が出力される
前記レベル変換回路の制御信号出力端を前記負荷充電用
トランジスタ及び前記負荷放電用トランジスタの制御電
極に接続していることを特徴とする請求項６記載の昇圧
電圧供給回路。 - 【請求項１０】高レベルを電源電圧、低レベルを接地電
圧とする第１の制御信号を、高レベルを昇圧電圧、低レ
ベルを接地電圧とする第２の制御信号にレベル変換する
レベル変換回路を有し、前記第２の制御信号が出力され
る前記レベル変換回路の制御信号出力端を前記負荷充電
用トランジスタに接続すると共に、前記第１の制御信号
を反転してなる第３の制御信号を前記負荷放電用トラン
ジスタの制御電極に印加することを特徴とする請求項７
記載の昇圧電圧供給回路。 - 【請求項１１】高レベルを電源電圧、低レベルを接地電
圧とする第１の制御信号を、高レベルを昇圧電圧、低レ
ベルを接地電圧とする第２の制御信号にレベル変換する
レベル変換回路を有し、前記第２の制御信号が出力され
る前記レベル変換回路の制御信号出力端を前記負荷充電
用トランジスタ及び前記負荷放電用トランジスタの制御
電極に接続すると共に、前記制御信号出力端を遅延素子
を介して前記付加された負荷放電用トランジスタに接続
していることを特徴とする請求項８記載の昇圧電圧供給
回路。 - 【請求項１２】前記レベル変換回路は、第１のオーミッ
ク電極に昇圧電圧が印加される第１、第２のｐチャネル
絶縁ゲート形電界効果トランジスタと、第１のオーミッ
ク電極を前記第１のｐチャネル絶縁ゲート形電界効果ト
ランジスタの第２のオーミック電極及び前記第２のｐチ
ャネル絶縁ゲート形電界効果トランジスタの制御電極に
接続され、制御電極に電源電圧が印加され、第２のオー
ミック電極に前記第１の制御信号が印加される第１のｎ
チャネル絶縁ゲート形電界効果トランジスタと、第１の
オーミック電極を前記第２のｐチャネル絶縁ゲート形電
界効果トランジスタの第２のオーミック電極及び前記第
１のｐチャネル絶縁ゲート形電界効果トランジスタの制
御電極に接続され、制御電極に電源電圧が印加される第
２のｎチャネル絶縁ゲート形電界効果トランジスタと、
出力端を前記第２のｎチャネル絶縁ゲート形電界効果ト
ランジスタの第２のオーミック電極に接続され、入力端
に前記第１の制御信号が印加されるインバータとを有
し、前記第２のｐチャネル絶縁ゲート形電界効果トラン
ジスタの第２のオーミック電極に前記第２の制御信号を
得るようにされていることを特徴とする請求項９、１０
又は１１記載の昇圧電圧供給回路。
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